专利名称:结型场效应晶体管电阻式差动放大器的利记博彩app
本发明与差动放大器的技术有关，特别是与工作在电阻区的结型场效应晶体管放大器有关。
差动放大器在此将作为电表的输入级被描述;但是本发明可以应用于其它方面，如测量电压时呈现高输入阻抗的放大器和测量电流时呈现低输入偏压电流或泄放电流的放大器。
差动放大器经常用于测量电压和电流，并且经常用在电表的输入级。人们在技术上对于电表已十分了解，它通常主要用来测量直流电压和电流，而且还包括许多参数的扩展测量，如电阻或页载的测量。对于电压的测量，该仪表的显著特点是具有高输入电阻，其典型值在103到1015欧姆之间。这对于用普通数字伏特计(DVM)在可能引起过载的情况下测量具有高串连电阻电源的电压来说是重要的。例如测量电化学电动势或PH值时，电表要有高输入电阻。
当电表用于测量电流时，它应呈现非常低的输入偏压电流(泄放电流)，因为电表的微微安培档的电流分辨能力可以在fA(10-15A或aA10-18A)的范围内。电表微微安培档的主要用途是靠跨接在与微微安培计串联的电阻上的外加电压来测量非常高的电阻，其阻值在1012到1016欧姆。
为了使电表的输入级具有高输入阻抗和低泄放电流，通常使用的输入级由金属-氧化物-半导体场效应晶体管(MOSFET)组成。金属氧化物半导体场效应晶体管作为差动放大器的输入级，有时差动放大器被当作运算放大器或者OP-AMP。在提供给伊朗国王的美国专利 3，654，468号中已有把MOSFET OP-AMP输入级用于电表中的实例。具有这样的输入级的电表已呈现所希望的高输入阻抗和低泄放(或输入偏压)电流。但是，由MOSFET晶体管所实现的高输入阻抗主要取决于薄二氧化硅层或称为栅绝缘层的绝缘特性。这样的电路在呈现所希望的低输入偏压电流特性的同时，它还具有较差的过载特性，除非提供适当的保护电路。例如，30伏或者更高的输入电压瞬变态可能引起栅绝缘层的击穿或者破坏。另外，这种MOSFET晶体管常常需要精细的补偿，温度补偿，共模抑制，噪声以及偏压电流选择，而这些补偿和选择的效果可能是间歇式的，低效率的。
已知过去使用JFET晶体管代替MOSFET晶体管作为电表的输入级。这样的JFET晶体管连接在差动放大器中，和MOSFET晶体管相比显示了改进的电压特性，但输入偏压电流转高，例如，高10倍。而MOSFET输入的呈现低偏压电流，其数量级小于5fA(5×10-5A)。另一方面，已知JFET输入级在呈现非常好的电压特性同时，其输入偏压电流达60fA。电表的输入偏压电流必须小于被测的输入电流，这一点是非常重要的。对于已知JFET晶体管，象这样大的输入偏压电流严重地限制了在电表中使用JFET输入级的可能性。
因此，本发明的基本目的是提供用于电表中的JFET输入级，其输入级呈现高输入阻抗并具有可以与上述MOSFET输入级相匹敌的低泄放电流，而且不需要使用象MOSFET输入级所要求的复杂的保护电路。
本发明进一步目的是提供用于JFET差动放大器的输入级，其中具有接近先前技术的JFET源输出电路的电压特性和接近先前技术的MOSFET输入级的输入偏压电流特性。
本发明进一步目的是提供使用JFET晶体管的输入级，该晶体管加置偏压使其工作，以此减少栅沟道泄漏，并且主要以电压控制电阻器的方式工作而不是如先前技术的JFET电源跟随器那样的电流源方式工作。因此，提供高抗挠性以防止过载和静电放电所引起的损坏以及低压噪声和低偏置漂移，与此同时使输入偏压电流最佳化。
根据本发明，上述和其它的发明目的包括使用一对JFET晶体管作为差动放大器的输入级，和提供用于保持漏-源电压(VDS)低于VGS-VGSOFF电压的偏置电路，以便降低VOG和VGS，因而进一步降低栅沟道泄漏。这样，差动连接的JFET晶体管工作在电阻区而不是漏电流-相对源电压特性曲线的饱和区。该JFET晶体管以电压控制电阻器的方式工作，而不是以栅-源电压(VGS)电阻电流源的方式工作。
本发明上述和其它的目的和优点从下列最佳方法的描述连同附图变得更明显了。附图是本文中的一部分，其中图1是本发明可采用的电表方框图说明图2是用于图1电表中电表运算放大器更详尽的方框图;
图3是作为电压测量电路的电表运算放大器的示意图;
图4是作为电流测量电路的电表运算放大器的示意图;
图5是先前技术的MOSFET输入级的示意说明;
图6是先前技术的JFET源输出输入级的示意说明;
图7是根据本发明的JFET电阻放大器的示意说明;
图8是以微安(uA)为单位的漏电流和以伏(V)为单位的漏-源电压的关系曲线示意图，这对本文中的发明进行描述是有用的;
图9是图7的等放电路示意图，对描述本发明是有用的;
图10是根据本发明使用JFET输入级的电表运算放大器示意电路图。
参见附图，图中的显示仅仅用于说明最佳方法的目的，而不是限制于此。图1说明了适用本发明中的电表使用的元件方框图。它包括电表运算放大器或OP-AMP10，用于接收来自试验电路的输入信号和给出或是电流(以安培计方式)或者是电压(以伏特计方式)的电压形式的输出引号。适当的反馈元件和开关电路12用来确定该仪表是否用安培计或是伏特计。运算放大器10的输出电压适用于模拟-数字转换器14，其输出电压转换成数字形式并且经过编程微处理机16传送到适当的显示器18。此外，可用一个键盘之类的装置通过微处理机选择反馈元件及开关电路12的工作状态来确定该仪表的运行方式，如伏特计方式或者安培计方式。
电表运算放大器10，如图2所示，包括输入级20，增益级22和输出级24。这里输入级是关键点，它采用高输入阻抗，低泄漏电流JFET差动放大器。该放大器的输出级接到增益级22上，例如可以采用集成电路运算放大器以便得到高增益，低噪声，低偏置源移和适当的频率响应特性。输出级24提供必要的电压和电流的一致性以实现该仪表各种测试功能。正是输入级在大规模测量中决定电表的质量，对此下列讨论将涉及到。
首先考虑图3中的简化图，它显示了电表运算放大器10连接为电压测量电路，其中输入电压Vin加在接地端和运算放大器的正端或非倒相输入端之间。只要增益非常高，如在100，000的数量级以上，输出电压Vout与输入间的差动成比例。
电表运算放大器的电流测量方案在图4中表示，其中输入电Iin加在运算放大器的倒相输入端。通过反馈电阻RC，运算放大器的输出极连接到倒相输入端。应当指出，运算放大器的非倒相输入端连接到地。如图4所示，输出电压VouT是被测电流的代表值，它的误差取决于输入偏压电流IBIAS的大小。因此，输入偏压电流应加上安培计电路中的输入电流Iin。所以，该偏压电流IBIAS应远远地小于任何被测电流。出于此原因，主要是电表的输入级影响工作质量，因为任何误差将通过增益级和输出级传出去。
现在考虑图5，它显示了用于电表运算放大器中先前技术的MOSFET输入级。作为例子，这是上述用于给伊朗国王专利3，654，468号中电路的代表。该电路包括一对差动连接的MOSFET晶体管30和32。这对MOSFET晶体管为一般型式，可以是P沟道型或是N沟道型。无论是哪种情况，其漏极都连接在一起共同成为漏偏置电压VOO。其源极通过电阻器34、36连接成一点成为源电压VSS。栅极为输入端，源极为差动输出端。由于MOSFET差动放大器在过载条件下很敏感，因此提供输入保持电路40，如上文讨论的在美国给伊朗国王3，654，468号专利中所使用的电路一样。如图5所示的MOSFET差动放大器，对电表运算放大器的输入级提供所希望的低输入偏压电流和高输入阻抗。然而，此电路需要输入保护电路40，它是精心设计的实际电路。该保护电路会影响电压和时间响应。
在工作中，MOSFET差动放大器工作在已知的电流-电压特性曲线的饱和区，这将在下面讨论。在这种情况下，漏极对源极电压VOS保持在一个水平上以便使它大于VGS-VGSOFF，其中VGSOFF是当制造商所制定的漏电流基本为零时，栅级对源极电压的值。其典型值1到10毫微安(nA)。
参见图6，它表示已知先前技术的作为电表运算放大器输入级的JFET源极输出差动放大器。它可以是N型沟道或者是P型沟道，在图6中没有显示极性，它说明两种类型都可以使用。该电路包括一对JFET晶体管50和52，它们的漏极连接在一起，共同形成漏偏置电压VOO。其栅极用作接收差动输入，并且在晶体管50的栅极电路上有一电流限制电阻器54，以限制过载时栅到源的电流。其源极通过负载电阻56和58连接在一起成为源极电压VSS。如图所示，从源极到差动输出。
JFET差动放大器的工作特点是源极输出，因为漏极到源极电压VDS大于VGs-WGSOFF。JFET晶体管起与栅源电压VGS成比例的电流源作作用。由此当输入的栅电压变化时，漏电流是不平衡的，该不平衡通过源电阻器56和58被放大并产生差动输出。该JFET差动放大器对于图5中MOSFET放大器来说在电压特性上有许多改进。JFET放大器提高了对于过载或静电放电造成损坏的抗挠性，并且降低了噪声，改善了对温度和时间变化补偿的稳定性。但其缺点是JFET的输入偏压电流特性在数值上比MOSFET高得多，例如其输入偏压电流在数值上高10倍。
已经讨论了有关图5和图6中电表输入级的先前技术的实施，现在来看根据本发明构成的和图7中所示的JFET电阻式差动放大器。图8表示漏电流对漏源电压的特性曲线，图9表示JFET电阻差动放大器的等效电路。
JFET电阻差动放大器结构上的主要特征与JFET源极输出放大器类似，即漏-源电压VDS数值小于电压VGs-VGSOFF。该电路包括一对JFET晶体管60和62，其漏极连接在一起共同形成漏偏置电压VOO。电流限制电阻器64连接到晶体管60的栅极上，并且把差动输入加到该栅极上。源极通过负载电阻器66和68连接到通向电压VSS的中点。
虽然图6和图7中的电路在结构上是相似的，但是应该着重指出，图7中漏-源电压VDS小于VGs-VGSOFF。因此，图7中的JFET晶体管不象图6中那样的电流源与VGS成比例，而且如图9中的等效电路那样的桥式电压控制电阻器。降低漏源电压VDS使之低于VGS-VGSOFF，就会导致随着VDG和VGS变化而减少栅沟道泄漏。
现在来看图8，它表示了一个JFET晶体管在各种栅对源电压V情况下，漏电流对漏-源电压的工作曲线。如图8所示，这里有两个明显不同的工作区;即电阻区和饱和区，它们由所示的虚线70分开。在此例中，电阻区72在虚线的左边，饱和区74在虚线70的右边。该特性曲线包括76、78、80和82，分别表示栅-源电压VGSOV，-0.1V，-0.2V和-0.5V。虚线70可以定义为VDS＝VGS-VGSOFF只要漏-源电压VDS大于VGS-VGSOFF，该晶体管就以电流源方式工作，其值取决于VGS。如图6所示这是JFET晶体管的正常工作区。
曲线76-82与虚线相交的每一点被认为是栅源电压在相应电压水平上的夹断电压VP。当VGS＝VGSOFF时，漏电流I0基本上在额定的近似零内(1.0到10毫微安nA)。该漏电流Io如曲线84所标，其VGSOFF在-1.27V的水平上。
当图7中的电路加上漏-源电VDS并且其值小于VGS-VGSOFF电压时，JFET晶体管工作在图8特性曲线的区域72内，并且作为电阻器，其阻值取决于栅-源电压VGS。图7-10中的栅-源电压远远小于VGSOFF的绝对值。在等效电路中，JFET沟道电阻被视为可变电阻器RDS1和RDS2分别代表JFET电阻器60和62，工作在特性曲线电阻区72内。电阻RDS等于Io除VGs。如果输入信号VGS变化，将引起沟道电阻RDS的变化。出于这个原因，电桥臂必须匹配好。这样，电阻66和68相互匹配并且作为电桥的固定臂，每个电阻器的阻值是JFET沟道电阻的20倍。即然JFET可加置非常低的栅对沟道电压，电桥供电对于JFET的栅极应是自举的。当该电路作为具有反馈的运算放大器的输入级时，正相和反相输入端的两个栅极实际上将保持同一个电压。除了必需变化运算放大器输出而增大栅电压的改变量外，电桥几乎一直保持偏置在相同的工作点上，其变化值通常几百微伏或更小。从下述方程中能够计算出VDS和JFET的增益，方程(1)和方程(2)如下VDS=IDKIDSS(VGSOFF)2VGSOFF- VGS+IDRS]]>其中RS＝沟道串连电阻，K取决于所用的特定的器件(K值大约1.5)以及，增益＝ (ID)/((KIDSS)) ((VGSOFF)2)/((VGSOFF-VGS)2)方程(1)和(2)对于实现本发明，确保栅沟道结在所有工作条件下呈反偏置以及确定电路的增益是重要的。由于第二级误差影电路的总误差，所以增益决定电路的级数。知道了泄漏电流的增大和增益的降低将随偏压点的不同而变动后，就可以控制泄漏对电压的误差，为所用的电路确定最佳工作点。
电表运算放大器的电路实施基于图2中的方框图，但关于图7中所示的字合特征在图10中显示，并且包括输入级20′，增益级22′和输出级24′连同反馈和开关元件12′。输入级20′是根据图7构成的，因此使用相似的符号标记以区别类似的器件。这样，JFET电阻放大器包括一对JFET晶体管60和62，其漏极连接在一起共同构成漏偏置电压VOD。源极通过相匹配的负载电阻66和68连接成为源偏置电压VSS。输入保护晶体管64连接在输入端和晶体管60的栅极之间。两个偏置电压从直流电压源V1A和V1B得到，每个是5伏自持装置电源。源极偏置电压VSS从直流电源V18的负端得到，漏极偏置电压VDD从跨接电压源V1A的电阻器85和86的结点上得到。在这种安排中，要分开电压V1而选择电阻以便VDD的值是0.4伏。JFET差动放大器的差动输出从其源极得到，并加到如图10中连接的运算放大器87上，同时将其输出作为控制引号加到NPN晶体管88的基极和PNP晶体管89的基极。当运算放大器87的输出为正时，晶体管88导通。当运算放大器87的输出端为负时，晶体管89导通。为允许电压测量可达200伏，输出级使用220伏直流电源V2A和V′2B。
反馈和开关网络12′包括一个反馈电阻器90，它放置在电路中仅仅是为了当开关92关闭时，测量电流，如图所示。同样在这种条件下，双刀安-伏开关处于如图所示的位置，以便测量电流时JFET62的栅极接地。
在图10的实例中，源极或负载电阻器66和68是一组匹配的电阻器，其阻值各自为200K欧姆。它们建立的偏压电流接近零点源移工作点，其值Io＝25微安。漏偏置电压VDD建立在0.4伏，它保证源电压VS1和源电压VS2大于其100毫伏，以防止任何器件改变下的结的正向偏置。漏电压VDD的选择也提供0.24的最小增益，它决定了每摄氏度28.4微伏的最大源移和从0.1到10HZ之间内9.8微伏峰-峰值的最大噪声，以及提供JFET源极输出中3.8到14倍的泄漏降低，如图6所示。再者，图10中的电路使输入偏压电流在23℃时达到5×10-15A。
有鉴于本发明连同最佳方法已被描述，不用说，可以进行各种修正而不脱离本发明的精神和范围，如附加的权利要求
所定义的。
CPEL85542786.11.2985106483勘误表
勘误表
权利要求
1.JFET差动放大器，包括第一和第二JFET晶体管，其漏极连接在一起，第一和第二电阻器，它们分别连接到上述晶体管的源极并汇成一个结点，一个连接到上述晶体管栅极的输入电路和一个连接到上述晶体管源极的输出电路。为了通过上述电阻器给上述源极加偏置，对上述结点提供直流偏置电压VSS的装置，提供一直流漏极偏压VDD至所说共同连接的漏极的装置，其特征是上述偏置电压供给装置提供选定数值的电压，以使上述JFET晶体管工作在漏电流ID一漏源电压VDS特性曲线的电阻区，由此作为电压控制的电阻器，其阻值随栅一源电压VGS的大小而变化。
2.如权利要求
1中所要求的，JFET差动放大器其进一步特征在于，上述偏置电压供给装置提供选定值的偏置电压以便使每个JFET晶体管工作在其漏一源电压VDS小于VGS-VGS OFF电压的状态下，其中VGS OFF是当上述JFET晶体管额定基本上没有漏电流时的栅对源电压。
3.如权利要求
2中所要求的，JFET差动放大器，其进一步特征在于，上述第一和第二电阻器具有相等的电阻值。
4.如权利要求
3中所要求的，JFET差动放大器，其进一步特征在于，上述第一和第二电阻器的电阻分别大于上述第一和第二晶体管的沟道电阻。
5.如权利要求
4中所要求的，JFET差动放大器其进一步特征在于，每个上述第一和第二电阻器的电阻值是每个上述第一和第二晶体管沟道电阻值的二十倍。
专利摘要
这里JFET晶体管差动放大器对电表运算放大器来说作为输入级，它呈现高输入阻抗和低泄漏电流。此目的的实现是由给JFET晶体管加置偏压使其工作在漏极电流——栅源电压特性曲线的电阻区而不是饱和区。
文档编号H03F3/45GK85106483SQ85106483
公开日1987年3月18日 申请日期1985年8月29日
发明者肯尼思·艾伦·赖德尔, 托马斯·约瑟·梅戈 申请人:基思利仪器公司导出引文BiBTeX, EndNote, RefMan