四读数头增量式圆光栅耦合器的制造方法
【专利摘要】四读数头增量式圆光栅耦合器，涉及一种多读数头的耦合器。为了解决现有多读数头圆光栅测角系统测量角度值不准确的问题。本发明包括四个读数头接口模块、四个转换模块、两个滤波模块、四个四倍频计数辨向模块、融合反变换模块、差分转换模块和输出接口模块；通过转换模块和滤波模块将四个读数头的圆光栅信号进行处理后，四倍频计数辨向模块采用有限状态机进行倍频、辨向和计数，融合反变换模块再采用三相状态机以及初始信号校正实现将思路计数值融合成一路信号，再依次经差分转换模块和输出接口模块输出信号。本发明用于圆光栅测角系统。
【专利说明】四读数头増量式圆光栅耦合器
【技术领域】
[0001] 本发明涉及一种多读数头的耦合器，特别涉及一种四读数头增量式圆光栅耦合 器。
【背景技术】
[0002] 经济和生产力的迅猛发展也催生了对测角系统新的更多更高的需求，对测试设备 的精度和性能的要求越来越高，圆光栅测角系统具有结构简单、测量范围大、量测精度高和 动态特性好等优势，因而广泛地应用在高精度惯性测试设备中，而随着圆光栅测量仪器中 使用计算机进行信号处理，大大提高了测量的快速性、稳定性和精确性，由于圆光栅传感器 的输出信号的质量基本上决定了信号处理结果的可靠性和准确性，所以可以说圆光栅传感 器的精度很大程度上决定了高精度测角的精度，而且圆光栅便于细分和融合，提高分辨率 和精度，利用圆光栅的多读数头的均化作用，可以有效的消除圆光栅的安装偏心、刻划误差 等对读数精度的影响，而且稳定可靠。
[0003] 目前使用的多读数头圆光栅测角系统大都是直接将各读数头的信号直接送到控 制器进行信号的采集、解码以及融合处理，得到角度的平均值，控制器根据实时的角度值再 完成后续控制操作。这样一来，首先增加了控制器的负担，使得控制器容易出现误操作，特 别是在复杂系统中，然后由于需要接到控制器，信号的传输距离较远，导致各读数头的信号 的实时性难以保证，造成最终得到的角度值不准确，尤其是在读数头个数较多的情况下，再 者当系统读数头个数发生变化时，由于其信号采集和处理集成到控制器中，因此需要对控 制器进行较大的修改，造成设备的维护难度加大。由于这些问题的存在，使得多读数头测角 系统的消除误差效果大打折扣。
[0004] 因此需要将多读数头圆光栅信号的采集和融合在接近读数头的位置直接完成，同 时也要使得输出的信号具有较强的抗干扰能力，这就需要在各读数头附近将多路信号耦合 成一路信号，因此需要一种多读数头的耦合器。
【发明内容】
[0005] 本发明的目的是为了解决现有多读数头圆光栅测角系统测量角度值不准确的问 题，本发明提供一种四读数头增量式圆光栅耦合器。
[0006] 本发明的四读数头增量式圆光栅耦合器，
[0007] 所述耦合器包括四个读数头接口模块、四个转换模块、FPGA模块、差分转换模块和 输出接口模块；
[0008] FPGA模块包括两个滤波模块、四个四倍频计数辨向模块和融合反变换模块；
[0009]四个读数头接口模块输出的RS422差分信号分别发送至四个转换模块，每个转换 模块输出A、B、Z相的TTL电平信号同时发送至第一滤波模块，第一滤波模块输出的四路TTL 电平滤波信号分别发送至四个四倍频计数辨向模块，每个四倍频计数辨向模块的计数脉冲 值信号同时发送至第二滤波模块，第二滤波模块输出的四路计数脉冲值滤波信号同时输入 至融合反变换模块，融合反变换模块输出的融合信号输入至差分转换模块，差分转换模块 输出RS422差分信号输入至输出接口模块。
[0010] 所述滤波模块，用于根据圆光栅的刻线数和细分倍数，计算出最高转速下圆光栅 输出信号的脉冲频率，将频率高于所述脉冲频率的输入信号作为干扰信号滤除。
[0011] 所述四倍频计数辨向模块的工作过程包括：
[0012] 步骤一：判断输入的滤波信号的Z相是否是上升沿，若是，则计数值置零，转入步 骤四，若否，则转入步骤二；
[0013] 步骤二：比较相邻两个时钟处输入的滤波信号的A相和B相是否发生超前或滞后， 若是，则转入步骤三，若否，则计数的值不变，转入步骤四；
[0014]步骤三：若滤波信号的B相滞后A相90°，在一个脉冲周期内，A相和B相发生四 次相对变化义?…·ΠI,A相和B相每发生一次变化，计数值加1，转入步骤四;
[0015] 若滤波信号的B相超前A相90°，在一个脉冲周期内，A相和B相发生四次相对变 化Ψ:.......：!!!............：.....1J-:.!j· ,A相和B相每发生一次变化，计数值减1，转入步骤四；
[0016] 步骤四：计数值进行锁存，返回步骤一。
[0017] 融合反变换模块的工作过程包括：
[0018] 步骤一：对输入的四路计数脉冲的计数值求平均，获得平均计数脉冲值；
[0019] 步骤二：判断步骤一得到的平均计数脉冲值的最低位是否出现上升沿或者下降 沿，若是，转入步骤三，若否，则计数脉冲的A相和B相的电平保持不变，转入步骤一；
[0020] 步骤三：比较所述平均计数脉冲值与上一个时钟的平均计数脉冲值的大小相差是 否超过1，若是，则计数脉冲的A相和B相的电平均置低位，转入步骤一，若否，则转入步骤 四；
[0021] 步骤四：判断所述的平均计数脉冲值和上一个时钟以及上上个时钟的平均计数脉 冲值的大小关系，采用三相状态机对平均计数脉冲的A相、B相和Z相进行相应的状态转换， 获得一路A、B、Z相融合信号，再转入步骤一；
[0022] 所述三相状态机包括A相、B相和Z相电平的8个状态，分别为000状态、001状 态、010状态、011状态、100状态、101状态、110状态和111状态；
[0023] 在000状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入100状态； 当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入101 状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入010状态；当此时平均计数 脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入001状态；当此时平 均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入oil状态；
[0024] 在001状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入100状态； 当此时平均计数脉冲值小于上一个时钟的计数值时，转入010状态；
[0025] 在010状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入000状态； 当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入001 状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入110状态；当此时平均计数 脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入011状态；当此时平 均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入111状态；
[0026] 在011状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入000状态； 当此时平均计数脉冲值小于上一个时钟的计数值时，转入110状态；
[0027] 在100状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入110状态； 当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入111 状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入〇〇〇状态；当此时平均计数 脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入101状态；当此时平 均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入001状态；
[0028] 在101状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入110状态； 当此时平均计数脉冲值小于上一个时钟的计数值时，转入000状态；在110状态，当此时平 均计数脉冲值大于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值为零，且 上一个时钟的计数值大于上上个时钟的计数值时，转入011状态；当此时平均计数脉冲值 小于上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值为零，而且上一个时钟 的计数值等于上上个时钟的计数值，转入111状态；当此时平均计数脉冲值为零，且上一个 时钟的计数值小于上上个时钟的计数值，转入101状态；
[0029] 在111状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入010状态； 当此时平均计数脉冲值小于上一个时钟的计数值时，转入100状态。
[0030] 融合反变换模块的工作过程还包括：
[0031] 采用三相状态机对平均计数脉冲的A相、B相和Z相进行相应的状态转换，获得一 路A、B、Z相融合信号后，所述Z相融合信号为初步融合信号2，采用输入至融合反变换模块 的原始四路Z相信号对初步融合信号2进行校正：
[0032] 当所述原始四路Z相信号中不少于两路Z相信号出现零位时，且初步融合信号?处于高电平的零位信号时，输出Z'为高电平，否则为低电平，所述Z'为最终Z相融合信 号。
[0033] 本发明的有益效果在于，本发明的四读数头耦合器除了能够提供耦合后A、B相信 号之外，而且也能提供标准的Z相校正信号。本发明中的四读数头耦合器适用于各种输出 信号为标准的A、B、Z相方波信号的圆光栅读数头，因此，它的广适性和实用性都要更好。
[0034] 同时本发明的兼容性和扩展性都非常优秀，单个耦合器适用于不大于四个读数头 的圆光栅的测量，而且可以进行级联，测量多余四个读数头的多读数头圆光栅测量系统的 使用。而且在产品的升级和改进上，本发明采用的核心处理器是FPGA模块而且留有很大的 设计裕度，而且留有可编程的接口，能够比较方便地进行产品的进一步升级和改进，提高测 角的精度、快速性和稳定性。。本发明是针对于四个读数头的方波耦合器，因此能提供更高 的测角精度，并且很容易在此基础上修改成适用于不多于四个读数头的圆光栅多读数头测 角系统。
【专利附图】
【附图说明】
[0035] 图1为【具体实施方式】一所述的四读数头增量式圆光栅耦合器的原理示意图。
[0036] 图2为【具体实施方式】一所述的FPGA模块的原理示意图。
[0037] 图3为【具体实施方式】三所述的四倍频计数辨向模块中有限状态机的状态转换图。
[0038] 图4为【具体实施方式】四所述的融合反变换模块的三相状态机的状态转换图。
[0039] 图5为【具体实施方式】五所述的Z相融合原理示意图。
【具体实施方式】
[0040]
【具体实施方式】一：结合图1和图2说明本实施方式，本实施方式所述的四读数头增 量式圆光栅耦合器，所述耦合器包括四个读数头接口模块、四个转换模块、FPGA模块、差分 转换模块和输出接口模块；
[0041] FPGA模块包括两个滤波模块、四个四倍频计数辨向模块和融合反变换模块；四个 读数头接口模块输出的RS422差分信号分别发送至四个转换模块，每个转换模块输出A、B、Z相的TTL电平信号同时发送至第一滤波模块，第一滤波模块输出的四路TTL电平滤波信号 分别发送至四个四倍频计数辨向模块，每个四倍频计数辨向模块的计数脉冲值信号同时发 送至第二滤波模块，第二滤波模块输出的四路计数脉冲值滤波信号同时输入至融合反变换 模块，融合反变换模块输出的融合信号输入至差分转换模块，差分转换模块输出RS422差 分信号输入至输出接口模块。
[0042] 本实施方式主要是实现基于四均布增量式方波输出信号读数头的信号采集，计 数，并且融合成一路信号输出。具体的工作过程如下：安装在光栅圆环上的四个均布读数 头将检测得到的角度信息编码成A、B、Z相的RS422的差分方波脉冲信号，通过分别电平转 换，将RS422差分信号转换为FPGA模块便于处理的TTL电平，然后对各个读数头的脉冲信 号分别进行倍频、计数和辨向，就可以得到各个读数头的计数脉冲数，然后对这四个读数头 的计数脉冲值取平均值，将得到的平均值结合原始的A、B、Z相基准信号变换得到对应的一 组A、B、Z相方波信号，然后将TTL电平转换成RS422接口的差分信号通过输出接口传输给 后续的控制处理器。
[0043] 读数头接口模块是实现四个读数头输入信号与FPGA模块的连接和将融合得到的 信号进行输出，是整个耦合器的窗口。由于输出接口模块是高密度的26孔DB型插头，包括 电源和A、B、Z相的差分信号以及警示辅助位，为了方便使用，本实施方式的输入输出接口 模块也都采用相同的插头。
[0044] 本实施方式，读数头由5V供电，供电来自输出的插头，项目中输入的是RS422信 号，为了保持输入输出的一致性，输出的A、B和Z相信号都是RS422接口的方波差分信号。
[0045] 转换模块主要实现各个读数头输入的RS422差分信号转换成TTL电平和输出信号 的TTL电平转换成RS422差分信号。
[0046] 由于读数头输出的A、B和Z相信号都是RS422接口的差分信号，而FPGA模块只 能进行TTL电平的相应处理，因此必须将各读数头的信号通过电平转换成TTL电平，为了本 实施方式的高速性要求，这里采用的是高速RS422接收转换芯片MAX3280,芯片速度可达到 52Mbps，而且外围配置电路非常少，3. 3V供电，功耗低，稳定性好，为了增大抗干扰能力，在 差分信号接收端之间连接了 120欧姆的匹配电阻。
[0047] 由于RS422差分信号的抗干扰能力强，传输距离远，因此在本实施方式处理得到 的融合信号后，进行TTL-RS422电平转换成差分信号再传输给后续的控制器进行处理。也 要求采用的是使用高速的TTL-RS422转换芯片，本实施方式中采用的是MAX3295,速率可达 20Mbps，将FPGA模块融合得到的A相（AINI)、B相（BINI)和Z相（ZINI)分别转换成2路 RS422差分信号连接输出接口。
[0048] 信号通过了读数头接口模块的输入处理和转换模块的电平转换后，进入了FPGA 模块的外围I/O口，到达内部的可编程门阵列进行采集，四倍频，计数和辨向以及融合处 理，FPGA及其外围配置电路是系统的核心部分。
[0049] 本实施方式的FPGA模块采用Altera公司CycloneII系列的EP2C5T144I8实现。
[0050] 同时FPGA作为一种可编程逻辑门处理芯片，在处理时序时非常方便，这就要求它 本身的时钟管理功能能提供多种准确稳定的时钟信号，为了达到这个目的，FPGA模块中采 用了PLL，这是一个可以产生各种稳定频率的分频倍频模块。本实施方式采用的EP2C5T144 芯片内部有两个PLL，为了保证PLL的正常工作，在芯片PLL供电管脚都加入了去耦和滤波 电容，确保输入高质量的模拟和数字电源。
[0051] 本实施方式中的电源模块提供的电源包括：FPGA模块供电需要3. 3V和I. 2V两 种，读数头接口模块、转换模块块和输出接口模块都需要3. 3V供电，而各读数头接口模块 需要的供电电源则是5V，本实施方式通过输出接口模块引入5V直流电平，因此需要将5V转 换成3. 3V和I. 2V。【具体实施方式】二：本实施方式是对【具体实施方式】一所述的四读数头增 量式圆光栅耦合器的进一步限定，所述滤波模块，用于根据圆光栅的刻线数和细分倍数，计 算出最高转速下圆光栅输出信号的脉冲频率，将频率高于所述脉冲频率的输入信号作为干 扰信号滤除。
[0052] 由于工作现场的机械振动和电磁干扰以及软件逻辑设计中的竞争冒险，导致了输 入信号和中间处理信号出现毛刺尖峰现象，严重影响了测角精度。
[0053] 存在由于干扰所产生的毛刺脉冲和尖峰的频率一般都远高于圆光栅A、B、Z相的 脉冲频率，因此在输入时采用一种高频保持滤波方法，g卩：根据圆光栅的刻线数和细分倍 数，计算出最高转速下圆光栅输出信号的脉冲频率，作为系统的最高频率，将频率高于这个 最高频率的信号作为干扰信号滤除。
[0054] 例如：圆光栅刻线是55400,选用的读数头细分1000倍，最高速度200° /s，最高 频率30. 78MHz，然后计数通过4倍频，相当于实际信号的正反转脉冲最高频率为7. 69MHz， 而FPGA的时钟频率为100M，也就是说，圆光栅的有效信号脉冲至少持续12个工作时钟周 期，也就是有效圆光栅信号的高低电平至少各持续6个周期以上，那么干扰信号的持续时 间低于6个周期，只有持续时间大于等于6个工作时钟周期的信号才能进入脉冲计数部分。
[0055]由于各路计数脉冲干扰和输出信号的毛刺相对较少，在计数值脉冲值和最终输出 信号的滤波，采用的是多级D触发器实现的信号保持，就可以除去高频的毛刺和干扰。
【具体实施方式】 [0056] 三：结合图3说明本实施方式，本实施方式是对二所 述的四读数头增量式圆光栅耦合器的进一步限定，所述四倍频计数辨向模块的工作过程包 括：
[0057] 步骤一：判断输入的滤波信号的Z相是否是上升沿，若是，则计数值置零，转入步 骤四，若否，则转入步骤二；
[0058] 步骤二：比较相邻两个时钟处输入的滤波信号的A相和B相是否发生超前或滞后， 若是，则转入步骤三，若否，则计数的值不变，转入步骤四；
[0059] 步骤三：若滤波信号的B相滞后A相90°，在一个脉冲周期内，A相和B相发生四 次相对变化$⑴·Η_<V ,A相和B相每发生一次变化，计数值加丨，转入步骤四；
[0060]若滤波信号的B相超前A相90°，在一个脉冲周期内，A相和B相发生四次相对变 化Ψ-:!」-:丄!-，a相和B相每发生一次变化，计数值减1，转入步骤四；
[0061] 步骤四：计数值进行锁存，返回步骤一。
[0062] 在正转或者反转的一个脉冲周期T内，A、B两相信号总共有四次相对状态的变化， 采用这四次变化形成的四倍频信号进行计数就可以提高编码器的精度，采用的方法是基于 FPGA模块的有限状态机的方法实现信号的四倍频，可逆计数和辨向，利用FPGA模块，实现 多路信号的接口采集的芯片化设计，具体过程如下。
[0063] 当圆光栅顺时钟正转时，读数头输出的B相信号滞后A相90°，而且每个脉冲周期 内，A、B两相信号会有这样的四次相对状态变化关系:龙-:!!+'-：....."-ItJi，每当发生其中的 一次状态变化时，就加计数一次，那么一个周期内可以实现四次加计数，也就实现顺时钟正 转状态下的四倍频计数。
[0064] 当圆光栅编码器反转时，编码器输出的B相信号超前A相90°，A、B两相信号会有 如此的四次相对相位状态变化-:1!!-Ii1-:_j*,每当发生一次其中的状态变化，就减计 数一次，那么一个周期内可以实现四次减计数，同理在逆时钟反转时也实现了四倍频计数， 只不过状态变化一次，进行一次减计数。
[0065] 当产生干扰或者其他突发状况时，则有可能出现其他的状态变换过程，此时不进 行计数操作，保持计数值不变。
[0066] 同时为了保证计数值得稳定，防止尖峰干扰脉冲带来的计数错误，将实时得到的 计数值通过锁存起来，待数据稳定后取出来使用，每次计数值当检测到Z相信号上升沿时， 则光栅盘已经旋转一周，这个时候就需要将置零计数器。
[0067] 综合上述分析，可以做出基于FPGA模块设计的四倍频计数辨向模块的有限状态 机的状态转换图如图3所示，+1/-1表示计数器进行加/减1计数。然后通过FPGA模块将 状态转换图实现。
[0068] 除了采用上述介绍的有限状态机的算法方案外，也可以采用简单的组合逻辑实 现，采取的方法是将A相信号与B相信号进行异或运算，然后通过锁存状态之后再进行异或 运算，从而得到A、B信号的四倍频。逻辑表达式如下：
【权利要求】
1. 四读数头增量式圆光栅耦合器，其特征在于，所述耦合器包括四个读数头接口模块、 四个转换模块、FPGA模块、差分转换模块和输出接口模块； FPGA模块包括两个滤波模块、四个四倍频计数辨向模块和融合反变换模块； 四个读数头接口模块输出的RS422差分信号分别发送至四个转换模块，每个转换模块 输出A、B、Z相的TTL电平信号同时发送至第一滤波模块，第一滤波模块输出的四路TTL电 平滤波信号分别发送至四个四倍频计数辨向模块，每个四倍频计数辨向模块的计数脉冲值 信号同时发送至第二滤波模块，第二滤波模块输出的四路计数脉冲值滤波信号同时输入至 融合反变换模块，融合反变换模块输出的融合信号输入至差分转换模块，差分转换模块输 出RS422差分信号输入至输出接口模块。
2. 根据权利要求1所述的四读数头增量式圆光栅耦合器，其特征在于，所述滤波模块， 用于根据圆光栅的刻线数和细分倍数，计算出最高转速下圆光栅输出信号的脉冲频率，将 频率高于所述脉冲频率的输入信号作为干扰信号滤除。
3. 根据权利要求2所述的四读数头增量式圆光栅耦合器，其特征在于，所述四倍频计 数辨向模块的工作过程包括： 步骤一：判断输入的滤波信号的Z相是否是上升沿，若是，则计数值置零，转入步骤四， 若否，则转入步骤二； 步骤二：比较相邻两个时钟处输入的滤波信号的A相和B相是否发生超前或滞后，若 是，则转入步骤三，若否，则计数的值不变，转入步骤四； 步骤三：若滤波信号的B相滞后A相90°，在一个脉冲周期内，A相和B相发生四次相
步骤四：计数值进行锁存，返回步骤一。
4. 根据权利要求3所述的四读数头增量式圆光栅耦合器，其特征在于，融合反变换模 块的工作过程包括： 步骤一：对输入的四路计数脉冲的计数值求平均，获得平均计数脉冲值； 步骤二：判断步骤一得到的平均计数脉冲值的最低位是否出现上升沿或者下降沿，若 是，转入步骤三，若否，则计数脉冲的A相和B相的电平保持不变，转入步骤一； 步骤三：比较所述平均计数脉冲值与上一个时钟的平均计数脉冲值的大小相差是否超 过1，若是，则计数脉冲的A相和B相的电平均置低位，转入步骤一，若否，则转入步骤四； 步骤四：判断所述的平均计数脉冲值和上一个时钟以及上上个时钟的平均计数脉冲值 的大小关系，采用三相状态机对平均计数脉冲的A相、B相和Z相进行相应的状态转换，获 得一路A、B、Z相融合信号，再转入步骤一； 所述三相状态机包括A相、B相和Z相电平的8个状态，分别为000状态、001状态、010 状态、011状态、100状态、101状态、110状态和111状态； 在000状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入100状态；当此 时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入101状 态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入010状态；当此时平均计数脉 冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入001状态；当此时平均 计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入oil状态； 在001状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入100状态；当此 时平均计数脉冲值小于上一个时钟的计数值时，转入010状态； 在010状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入000状态；当此 时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入001状 态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入110状态；当此时平均计数脉 冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入oil状态；当此时平均 计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入111状态； 在011状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入000状态；当此 时平均计数脉冲值小于上一个时钟的计数值时，转入110状态； 在100状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入110状态；当此 时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入111状 态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入000状态；当此时平均计数脉 冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入101状态；当此时平均 计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入001状态； 在101状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入110状态；当此 时平均计数脉冲值小于上一个时钟的计数值时，转入〇〇〇状态；在110状态，当此时平均计 数脉冲值大于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值为零，且上一 个时钟的计数值大于上上个时钟的计数值时，转入011状态；当此时平均计数脉冲值小于 上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值为零，而且上一个时钟的计 数值等于上上个时钟的计数值，转入111状态；当此时平均计数脉冲值为零，且上一个时钟 的计数值小于上上个时钟的计数值，转入101状态； 在111状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入010状态；当此 时平均计数脉冲值小于上一个时钟的计数值时，转入100状态。
5.根据权利要求4所述的四读数头增量式圆光栅耦合器，其特征在于，融合反变换模 块的工作过程还包括： 采用三相状态机对平均计数脉冲的A相、B相和Z相进行相应的状态转换，获得一路A、B、Z相融合信号后，所述Z相融合信号为初步融合信号采用输入至融合反变换模块的原 始四路Z相信号对初步融合信号2进行校正： 当所述原始四路Z相信号中不少于两路Z相信号出现零位时，且初步融合信号2处于 高电平的零位信号时，输出Z'为高电平，否则为低电平，所述Z'为最终Z相融合信号。
【文档编号】G01B11/26GK104482885SQ201410734719
【公开日】2015年4月1日 申请日期:2014年12月4日 优先权日:2014年12月4日
【发明者】周彬彬, 王舰, 王常虹, 程炳坤 申请人:哈尔滨工业大学