电子装置、效能分类系统与方法、电压自动校正系统的利记博彩app
【专利摘要】本发明揭露一种电子装置、效能分类系统与方法、电压自动校正系统。计算集成电路的效能的方法包含下列步骤：将多个硬件效能监视器放置于多个集成电路中的每一者中，其中每一硬件效能监视器根据对应的集成电路的效能产生数值；根据多个硬件效能监视器产生的多个数值，提供一个效能函数，其中效能函数包含多个项目，且每一项目各自关联于一权重；根据多个集成电路中的第一组集成电路计算多个项目的多个权重，其中第一组集成电路的效能为已知；以及根据效能函数计算多个集成电路中的多个第一集成电路的效能，其中效能函数与多个权重内建于多个第一集成电路中。
【专利说明】电子装置、效能分类系统与方法、电压自动校正系统
【技术领域】
[0001] 本发明是有关于一种集成电路的测试方式，且特别是有关于一种对集成电路的效 能进行分类的方法与系统。
【背景技术】
[0002] 传统上，功能与交流扫描模式（AC-scan pattern)常用于测试集成电路的功能与 效能。也就是说，功能性与交流性的模式常用以验证芯片的操作速度与操作正确性。随着 测试模式，一个时脉速度常被输入至待测的芯片中。
[0003] 图1为将一个芯片的实际操作速度与功能性测试模式进行关联的传统流程图。在 步骤101中，在布局与验证完成后，芯片下线制作完成。在步骤102中，在芯片制作完成后， 通过后芯片测试（post-silicon testing)来对芯片收集数据以进行进一步地的测试。在 步骤103中，芯片的效能与功能性或交流扫描模式的关联可被决定。在步骤104中，利用前 述的关联而对效能进行分类。然而，这种测试方式需要较高的成本，且将大量的功能性或交 流性测试模式与实际芯片的操作速度进行关联，会需要较长的操作时间。
[0004] 在不同态样的传统方法中，临界路径（critical paths)常被用来感测，以获得临 界路径上的延迟时间，借此决定芯片的效能。然而，在后芯片制作中，可能会有上千条路径 可以被当作所谓的临界路径。在后芯片制作中，利用单一的环形震荡器或复制的临界路径， 无法对多个变化的临界路径有效率地进行关联。因此，利用临界路径来对芯片的实际操作 速度不是有效率的方式。
[0005] 因此，现行仍需要一种有效且具有效率的方式来决定芯片的效能或速度。
【发明内容】
[0006] 本发明的一方面提供了一种计算集成电路的效能的方法，此方法包含下列步骤： 将多个硬件效能监视器放置于多个集成电路中的每一者中，其中每一硬件效能监视器根据 对应的集成电路的效能产生数值；根据多个硬件效能监视器产生的多个数值，提供一个效 能函数，其中效能函数包含多个项目，且每一项目各自关联于一权重；根据多个集成电路中 的第一组集成电路计算多个项目的多个权重，其中第一组集成电路的效能为已知；以及根 据效能函数计算多个集成电路中的多个第一集成电路的效能，其中效能函数与多个权重内 建于多个第一集成电路中。
[0007] 本发明的一方面提供了一种电子装置。电子装置用于计算多个集成电路中的一者 的效能，电子装置包含多个硬件效能监视器、储存单元与内建自我测试模块。多个硬件效能 监视器位于多个集成电路中，其中每一硬件效能监视器根据对应的集成电路的效能产生数 值。储存单元用以根据多个硬件效能监视器产生的多个数值以储存一效能函数中的多个权 重，效能函数包含多个项目，其中效能函数中的每一项目分别关联于多个权重中的一对应 者，且每一项目的权重是根据多个集成电路中的第一组集成电路的效能所决定，第一组集 成电路的效能为已知。内建自我测试模块用以根据在多个集成电路中的多个硬件效能监视 器产生的多个数值与储存单元储存的所述权重，获得效能函数的一量值，借此计算多个集 成电路中的一者的效能。
[0008] 本发明的一方面提供了一种电路系统。电路系统包含多个集成电路、多个硬件效 能监视器、储存单元与内建自我测试模块。多个硬件效能监视器位于多个集成电路中，其中 每一硬件效能监视器根据对应的集成电路的效能产生数值。储存单元用以根据多个硬件效 能监视器产生的多个数值以储存一效能函数中的多个权重，效能函数包含多个项目，其中 效能函数中的每一项目分别关联于多个权重中的一对应者，且每一项目的权重是根据多个 集成电路中的第一组集成电路的效能所决定，第一组集成电路的效能为已知。内建自我测 试模块用以根据在多个集成电路中的多个硬件效能监视器产生的多个数值与储存单元储 存的所述权重，获得效能函数的一量值，借此计算多个集成电路中的一者的效能。
[0009] 本发明的一方面提供了一种分类系统。分类系统包含前述的电路系统与接口。接 口耦接至电路系统，以获得多个集成电路的效能。
[0010] 本发明的一方面提供了一种电压自动校正系统，可适用于前述的电子装置。电压 自动校正系统包含电源管理模块与电压调整模块。电源管理模块用以根据控制信号产生驱 动电压，以驱动多个集成电路。电压调整模块电性耦接电源管理模块，用以对效能函数的该 量值与一目标值进行比较，以产生控制信号。
[0011] 综上所述，本发明的分类系统与计算效能的方法可有效率地同时对多个集成电路 或芯片进行准确的效能估算。此外，搭配了电压自动校正的设计，本发明降低芯片制作后产 生的变异或老化现象，可让多个芯片具有更稳定的效能，并同时节省不必要的功率消耗。
【专利附图】
【附图说明】
[0012] 为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说 明如下：
[0013] 图1为将一个芯片的实际操作速度与功能性测试模式进行关联的传统流程图；
[0014] 图2根据本发明的一实施例绘示一种效能分类方法的流程图；
[0015] 图3A根据本发明的一实施例绘示一个芯片的示意图；
[0016] 图3B根据本发明的一实施例绘示一个芯片的示意图；
[0017] 图4根据本发明的一实施例绘示一种演算法的流程图；
[0018] 图5根据本发明的一实施例绘示计算集成电路的效能的方法的流程图；
[0019] 图6A根据本发明的一实施例绘不一种电压自动校正系统的不意图；以及
[0020] 图6B根据本发明的一实施例绘示一种电压调整模块的示意图。
【具体实施方式】
[0021] 下文是举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本发 明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结 构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，附图仅以说明为目的，并 未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。
[0022] 图2根据本发明的一实施例绘示一种效能分类方法200的流程图。效能分类方法 200利用在芯片中的多个硬件效能监视器（Hardware performance monitor, HPM)并经由在 芯片内的内建自我测试（Build-in Self Test，BIST)模块进行效能自动分类。在步骤201 中，多个HPM被整合在芯片设计中，并通过测试台（test bench)来验证其整合度，上述的测 试台可编译在HPM中的编译器内。在步骤202中，对多个HPM进行调校与可测试性整合设 计（Design-for-test，DFT)。在步骤203中，在全部的布局设计验证完成后，对芯片进行下 线制作。在步骤204中，在芯片制作完成后，通过后芯片测试来收集关于HPM的数据以进行 进一步的测试。在步骤205中，利用一组取样芯片来对HPM的数据与效能进行关联。前述的 取样芯片的效能可事先得知。举例来说，可通过电路模拟得知取样芯片的效能。或者，可通 过基于产生自实际芯片的HPM数据与考量芯片变异性（On-chip Variation, OCV)影响后的 标准延迟格式（Standard Delay Format, SDF)的静态时序分析等方法来得知取样芯片的效 能。此外，前述的关联可通过一效能函数进行表示，效能函数可根据取样芯片的效能与HPM 所产生的数据之间的关系，并通过机器学习（machine-learning)的方式,利用线性或多项 式的回归方法可推算效能函数，进而对集成电路的效能进行预测。值得注意的是，前述多个 取样芯片可在半导体厂中的多批或多次制程中随机挑选。在效能函数中的每一项目具有一 权重因子，权重因子可根据HPM产生的数据与取样芯片的已知效能之间的关联来决定。在 步骤206中，通过整合效能函数至每一芯片中，可估算每一个芯片各自的效能。
[0023] 在一些设定中，HPM的个数、HPM的位置以及效能函数的每一个项目可以视需求被 调整，以呈现芯片的真实效能。在效能函数已经被确立并整合至多个芯片中后，可利用一个 自我分类（self-binning)系统以对多个芯片自动分类出多个效能等级，借此节省时间与 成本。利用本发明所示的方法，同样亦可执行后芯片调整与PVT补偿来增加芯片的合格率。 此外，本发明所示的方法还可用以改良时脉签核（timing sign-off)技术。
[0024] 在一实施例中，每一 HPM包含计数电路。计数电路用以产生一计数值， 计数值可指示集成电路中的信号的频率。其中，效能函数可表示如下：f(x)= WcrHw11Xdw12X1i^w 21Xfw22X22+…+WnlXdW n2Xn2,其中每一个 XpXp ...、xn 分别对应于一个 HPM 的 计数值。在一实施例中，每一 HPM包含一个环形振荡器。环形振荡器用以产生计数值，计数 值可指示环形振荡器产生的信号的频率。上述的效能函数仅为例示，本发明并不以此形式 的效能函数为限。举例而言，效能函数f(x)可包含更高阶的项次，例如X 3或X4,以更贴近 芯片的真实效能或速度。在一实施例中，效能为集成电路的操作速度。
[0025] 在一实施例中，揭露了一个用以计算多个集成电路中的一者的效能的电子装置。 电子装置包含多个HPM、储存单元以及BIST模块。多个HPM放置于多个集成电路中，且每 一 HPM用以根据对应的集成电路的效能产生一数值。储存单元用以根据多个HPM所产生的 数值储存效能函数中的多个权重。前述的效能函数包含多个项目，其中每一项目分别关联 于多个权重中的一对应者。每一项目的权重可根据多个集成电路中的一组集成电路的效能 所决定，其中该组集成电路的效能为已知的。BIST模块用以根据在多个集成电路中的多个 HPM产生的多个数值与储存在储存单元的多个权重，获得效能函数的量值，进而计算多个集 成电路中的一者的效能。
[0026] 在一实施例中，如先前所述的电子装置，集成电路的效能包含集成电路的操作频 率。每一 HPM可产生用以指示集成电路的信号的操作频率的计数值。在一实施例中，集成 电路包含联合测试行动组（Joint Test Action Group, JTAG)连接端口。JTAG连接端口电 性连接至BIST模块，以跟自我分类系统进行沟通。在一实施例中，每一 HPM包含环形振荡 器，环形振荡器用以产生一个可指示环形振荡器产生的信号的频率的计数值。
[0027] 图3A根据本发明的一实施例绘示一个芯片300A的示意图。图3A所示的芯片300A 利用与控制器与BIST模块并联的多个HPM来自动地计算芯片的速度。如图3A所示，多个 HPM301、302、303、304、305、306、307放置于芯片300A中，并与HPM控制器311并联连接。在 每一个HPM中，具有一个计数器。计数器用以对信号的行为进行记录。例如，纪录环形振 荡器产生的信号的频率，以指示在HPM所在的区域对应的效能。此外，还具有一个储存单 元313,以储存记忆体决策表。记忆体决策表包含所有权重因子分别对应的计数值的信息。 BIST模块312可整合至芯片300A中，以与控制器311进行沟通，进而计算芯片300A的效能 或速度。芯片总线，例如JTAG总线320或内部整合电路（inter-integrated circuit, I2C) 总线321，可用于对外部系统（例如分类系统）进行沟通，以将多个芯片分类为多个速度等 级。芯片的效能或速度可合并至芯片总线（如JTAG总线320或I2C总线321)输出。或者， 可通过单独的效能总线322进行输出。
[0028] 图3B根据本发明的一实施例绘示一个芯片300B的示意图。图3B所示的芯片300B 利用多个与控制器与BIST模块串联的HPM来自动地计算芯片300B的速度。如图3B所示， 多个即]\001、302、303、304、305、306放置于芯片30(?中，并与即]\1控制器311串联连接。在 每一个HPM中，具有一个计数器，以对信号的行为进行记录。在每一个HPM中，具有一个计 数器，以对信号的行为进行记录。例如，纪录环形振荡器产生的信号的频率，以指示在HPM 所在的区域对应的效能。此外，还具有一个储存单元313,以储存记忆体决策表。记忆体决 策表包含所有权重分别对应的计数值的信息。BIST模块312可整合至芯片300B中，以与 控制器311进行沟通，进而计算芯片300B的效能或速度。芯片总线，例如JTAG总线320或 I2C总线321，可用于对外部系统（例如分类系统）进行沟通，以将多个芯片分类为多个速 度等级。芯片的效能或速度可合并至芯片总线（如JTAG总线320或I2C总线321)输出。 或者，可通过单独的效能总线322进行输出。
[0029] 由上述可知，通过在芯片中不同的位置上设置多个HPM，可以针对芯片中不同位置 计算其效能对应的计数值，再透过控制器与BIST模块通过效能函数计算出芯片统一的平 均效能。如此，可将芯片中不同位置的变异程度、寄生电容、寄生电阻等等的影响都纳入影 响芯片效能的计算中，以得到较精准与较真实的芯片效能对应的量值。
【权利要求】
1. 一种用以计算一集成电路的效能的方法，其特征在于，包含： 将多个硬件效能监视器放置于多个集成电路中的每一者中，其中每一所述硬件效能监 视器根据对应的该集成电路的效能产生一数值； 根据所述硬件效能监视器产生的所述数值，提供一个效能函数，其中该效能函数包含 多个项目，且每一所述项目各自关联于一权重； 根据所述集成电路中的一第一组集成电路计算所述项目的所述权重，其中该第一组集 成电路的效能为已知；以及 根据该效能函数计算所述集成电路中的多个第一集成电路的效能，其中该效能函数与 所述权重内建于所述第一集成电路中。
2. 根据权利要求1所述的用以计算一集成电路的效能的方法，其特征在于，每一所述 硬件效能监视器包含一环形振荡器，用以产生一计数值，其中该计数值指示该环形振荡器 的一信号的频率。
3. 根据权利要求2所述的用以计算一集成电路的效能的方法，其特征在于，该效能函 数f(x)表示如下： f (X) = +…+WnlXn+Wn2X n2， 其中Xl，x2，…，xn为每一所述硬件效能监视器分别计数的该计数值， W(l为一常数，且 w〇, Wn, w12, w21, w22，…，wnl，wn2 为系数。
4. 根据权利要求1所述的用以计算一集成电路的效能的方法，其特征在于，每一所述 项目的该权重经由所述集成电路中的多个第二集成电路与一机器学习方式而计算。
5. 根据权利要求1所述的用以计算一集成电路的效能的方法，其特征在于，该效能为 该集成电路的一操作频率。
6. -种电子装置，其特征在于，用于计算多个集成电路中的一者的效能，该电子装置包 含： 多个硬件效能监视器，位于所述集成电路中，其中每一所述硬件效能监视器根据对应 的该集成电路的效能产生一数值； 一储存单元，用以根据所述硬件效能监视器产生的所述数值以储存一效能函数中的多 个权重，该效能函数包含多个项目，其中该效能函数中的每一所述项目分别关联于所述权 重中的一对应者，且每一所述项目的该权重是根据所述集成电路中的一第一组集成电路的 效能所决定，该第一组集成电路的该效能为已知；以及 一内建自我测试模块，用以根据在所述集成电路中的所述硬件效能监视器产生的所述 数值与该储存单元储存的所述权重，获得该效能函数的一量值，借此计算所述集成电路中 的一者的效能。
7. 根据权利要求6所述的电子装置，其特征在于，所述集成电路的效能为所述集成电 路的一操作频率。
8. 根据权利要求7所述的电子装置，其特征在于，还包含： 一联合测试行动组连接端口，用以输出所述集成电路的一操作频率。
9. 根据权利要求6所述的电子装置，其特征在于，每一所述效能监视器包含一环形振 荡器，用以产生一计数值，其中该计数值表示该环形振荡器的信号的频率。
10. -电路系统，其特征在于，包含： 多个集成电路； 多个硬件效能监视器，位于所述集成电路中，其中每一所述硬件效能监视器根据对应 的该集成电路的效能产生一数值； 一储存单元，用以根据所述硬件效能监视器产生的所述数值以储存一效能函数中的多 个权重，该效能函数包含多个项目，其中该效能函数中的每一所述项目分别关联于所述权 重中的一对应者，且每一所述项目的该权重是根据所述集成电路中的一第一组集成电路的 效能所决定，该第一组集成电路的该效能为已知；以及 一内建自我测试模块，用以根据在所述集成电路中的所述硬件效能监视器产生的所述 数值与该储存单元储存的所述权重，获得该效能函数的一量值，借此计算所述集成电路中 的一者的效能。
11. 根据权利要求10所述的电路系统，其特征在于，所述硬件效能监视器并联连接至 一控制器，该控制器用以收集自所述硬件效能监视器所回传的全部数据。
12. 根据权利要求10所述的电路系统，其特征在于，所述硬件效能监视器串联连接至 一控制器，该控制器用以收集自所述硬件效能监视器所回传的全部数据。
13. 根据权利要求10所述的电路系统，其特征在于，自该效能函数获得的该量值为所 述集成电路的一最大操作频率。
14. 根据权利要求13所述的电路系统，其特征在于，还包含一联合测试行动组连接端 口，用以输出所述集成电路的该最大操作频率。
15. -种分类系统，其特征在于，适用于对权利要求10所述的电路系统进行分类，该分 类系统包含： 一接口，耦接至该电路系统，以获得所述集成电路的效能。
16. 根据权利要求15所述的分类系统，其特征在于，该接口为一联合测试行动组连接 端口。
17. -种电压自动校正系统，其特征在于，适用于如权利要求6所述的电子装置，该电 压自动校正系统包含： 一电源管理模块，用以根据一控制信号产生一驱动电压，以驱动所述集成电路；以及 一电压调整模块，电性耦接该电源管理模块，用以对该效能函数的该量值与一目标值 进行比较，以产生该控制信号。
18. 根据权利要求17所述的电压自动校正系统，其特征在于，该电子装置还用以建立 一效能数值表，该效能数值表包含所述集成电路在不同驱动电压下对应的效能。
19. 根据权利要求18所述的电压自动校正系统，其特征在于，该电压调整模块整合于 所述集成电路中，且该储存单元还用以储存该效能数值表，其中该电压调整模块根据该效 能数值表与该目标值进行比较，以产生该控制信号。
20. 根据权利要求18所述的电压自动校正系统，其特征在于，该电压调整模块包含： 一记忆体，用以储存该效能数值表；以及 一处理单元，用以接收该目标值，并根据该效能数值表与该目标值产生该控制信号。
【文档编号】G01R31/00GK104459366SQ201410375083
【公开日】2015年3月25日 申请日期:2014年8月1日 优先权日:2013年8月6日
【发明者】陈世豪, 方勇胜 申请人:创意电子股份有限公司, 台湾积体电路制造股份有限公司