雷达信号控制系统及方法
【专利摘要】本发明提供了一种雷达信号控制系统和方法，该系统包括：差分时钟信号产生单元，产生同步的第一路差分时钟信号和第二路差分时钟信号，该第一路差分时钟信号作为FPGA单元的工作时钟；FPGA单元，依据采样参数产生延时控制字至延时单元，依据采样启动信号产生接收触发脉冲，并在接收触发脉冲的触发下，接收来自采样单元的雷达回波数据转发至控制单元；第一延时通道，根据由FPGA单元输入的延时控制字对第二路差分时钟信号进行延时；采样单元，用于利用延时后的第二路差分时钟信号作为采样时钟对雷达回波信号进行采样，并将采样得到的雷达回波数据转发至FPGA单元。本发明可以实现相对时间基准可变时刻的数据采集。
【专利说明】雷达信号控制系统及方法
【技术领域】
[0001]本发明涉及电子行业数据采集与处理【技术领域】，尤其涉及一种基于现场可编程逻辑门阵列(Field programmable Gate Array,简称FPGA)的雷达信号控制系统及方法。
【背景技术】
[0002]近年来，国内外重大自然灾害以及事故灾难频发，造成大量人员伤亡和经济损失，生命探测雷达引起高度重视。通常情况下，发射信号频带在0.3GHZ-3GHZ内时，超宽带雷达有较好的穿透能力。由于超宽带生命探测雷达具有穿透能力强、探测距离大以及分辨率高的优点，从而在实践中得到了越来越多的应用。数据采集系统作为超宽带生命探测雷达的一个关键部分，它的功能是控制超宽带信号产生单元产生超宽带信号以及对雷达回波信号进行采集，直接影响雷达的性能。
[0003] 申请人:发现现有技术雷达信号控制方式存在如下技术缺陷:(I)无法实现相对时间基准可变时刻的数据采集；(2)按照香农采样定理，若采用实时采样方法对处于
0.3GHz-3GHz带宽范围内的超宽带雷达回波信号进行采集，数据采集系统至少达到6GHz的实时采样率，这样的数据采集系统采样率固定、价格昂贵且体积较大，不便于推广应用。
【发明内容】
[0004](一 )要解决的技术问题
[0005]为解决上述的一个或多个问题，本发明提供了一种雷达信号控制系统及方法。
[0006]( ニ )技术方案
[0007]根据本发明的ー个方面，提供了一种雷达信号控制系统，包括:差分时钟信号产生単元，用于产生同步的第一路差分时钟信号和第二路差分时钟信号，该第一路差分时钟信号传送至FPGA単元作为其工作时钟；控制单元，用于传送采样參数和采样启动信号至FPGA単元，并接收来自FPGA单元传送的雷达回波数据；FPGA単元，与差分时钟信号产生单元、控制単元相连接，用于依据采样參数产生延时控制字至延时单元，依据采样启动信号产生接收触发脉冲，并在接收触发脉冲的触发下，接收来自采样单元的雷达回波数据，并将其转发至控制单元；延时单元，与FPGA单元、差分时钟信号产生单元相连接,用于根据从FPGA单元接收的延时控制字对输入的信号进行延时，包括:第一延时通道，与所述差分时钟信号产生単元相连接，用于根据由FPGA单元输入的延时控制字对第二路差分时钟信号进行延时，其中，delay < T, delay为所述延时的延时量，T为采样单元中采样时钟的采样周期；以及采样单元，其模拟信号输入端与接收天线相连接，用于利用延时后的第二路差分时钟信号作为采样时钟对雷达回波信号进行采样，并将采样得到的雷达回波数据转发至FPGA単元。
[0008]根据本发明的另ー个方面，还提供了一种基于上述雷达信号控制系统的雷达信号控制方法，该方法由FPGA单元执行,包括:步骤A,接收控制单元发送的采样參数,该采样參数包括:采样周期数N，采样点数M和采样间隔AT ;步骤B，接收控制单元发出的采样启动信号，初始化采样点数寄存器和延时控制字寄存器；步骤C，将延时控制字寄存器的值送到延时单元；步骤E，产生接收触发脉冲，触发自身读取来自采样单元的N点数据，并将该N点数据进行存储；步骤F，将采样点数寄存器值加N，判断采样点数寄存器值是否达到了采样点数M，如果达到，执行步骤G，否则，执行步骤H ;步骤G，将延时控制字寄存器值増加ー个步迸，该步进使延时单元中第一延时通道的延时量増加△ T，执行步骤C ;步骤H，将存储的M点数据进行重新组合，并将组合后的M点数据传送到PC104。
[0009](三)有益效果
[0010]从上述技术方案可以看出，本发明雷达信号控制系统及方法具有以下有益效果:
[0011](I)采用FPGA编写延时控制字至延时单元，控制延时单元第一延时通道和第二延时通道的延时，从而达到实现相对时间基准可变时刻的数据采集；
[0012](2)延时单元采用三片双通道可编程延时线级联，每片可编程延时线可编程实现两个0-5.115ns的延时通道，三片级联可编程实现两个0-15.345ns延时通道，可根据系统需要和延时通道的延时范围选取合适工作频率的晶振，提高了系统灵活性；
[0013](3)所采用的双通道可编程延时线的延时分辨率为5ps，采样单元能够编程实现5ps步进的延时，生命探测雷达数据采集系统可以实现以一到多倍延时分辨率为采样间隔的数据采集，从而可根据超宽带信号的带宽，编程实现合适的采样间隔，带宽较大时，可以编程实现较小的采样间隔，带宽较小时，可以编程实现较大的采样间隔，以进行高速数据采集;
[0014](4) FPGA单元、采样单元、延时单元和变压器单元等集成在ー块20cmX IOcm的PCB板上，体积小且质量轻，可实现便携式应用。
【专利附图】
【附图说明】
[0015]图1为本发明实施例雷达信号控制系统的结构框图；
[0016]图2为本发明实施例雷达信号控制系统中延时单元的结构示意图；
[0017]图3为在FPGA単元中执行的本发明实施例雷达信号控制方法的程序流程图。
[0018]【主要元件符号说明】
[0019]1-变压器単元；2-采样单元；
[0020]3-延时单元；4-FPGA单元；
[0021]5-控制单元；6-超宽带信号产生单元；
[0022]7-电源管理単元；8-差分时钟信号产生单元。
【具体实施方式】
[0023]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并參照附图，对本发明作进ー步详细说明。
[0024]需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。且在附图中，以简化或是方便标示。再者，附图中未绘示或描述的元件或实现方式，为所属【技术领域】中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的參数的示范，但应了解，參数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。
[0025]在本发明的一个示例性实施例中，提出了一种雷达信号控制系统。如图1所示，本实施例雷达信号控制系统包括:差分时钟信号产生单元8、控制单元5、FPGA単元4、延时单元3、超宽带信号产生单元6、采样单元2、变压器単元I以及电源管理単元7。其中:
[0026]差分时钟信号产生单元8，用于产生第一路差分时钟信号和第二路差分时钟信号，该第一路差分时钟信号和第二路差分时钟信号是同步的信号，其中该第一路差分时钟信号传送至FPGA単元作为其工作时钟，该第二路差分时钟信号经过延时单元3的第一延时通道后送到采样单元2的差分时钟输入端作为其采样时钟。
[0027]控制单元5，其可以是PC104芯片，用于传送采样參数和采样启动信号至FPGA单元，并接收来自FPGA单元传送的雷达回波数据，其中，该采样參数包括:采样周期数N、采样点数M和采样间隔AT。
[0028]FPGA单元4，与差分时钟信号产生单元8、控制单元5相连接，用于依据采样參数产生延时控制字至延时单元，依据采样启动信号产生发射触发脉冲和接收触发脉冲，并在所述接收触发脉冲的触发下，接收来自采样单元2的雷达回波数据，并将其转发至控制单元。
[0029]延时单元3，与FPGA单元4、差分时钟信号产生单元8相连接，用于根据从FPGA单元接收的延时控制字对输入的信号进行延时，包括:
[0030]第一延时通道，其控制端连接至FPGA単元4，其输入端输入第二路差分时钟信号，其输出端连接至采样单元的采样时钟端ロ，用于根据由FPGA单元输入的延时控制字对第ニ路差分时钟信号进行ー个时钟周期内的延时；
[0031]第二延时通道，其控制端连接至FPGA单元4，其输入端输入FPGA单元输出的发射触发脉冲，其输出端连接至超宽带信号产生单元，用于根据由FPGA单元输入的延时控制字对该发射触发脉冲进行延吋。
[0032]超宽带信号产生单元，其输入端与延时单元第二延时通道的输出端相连接，用于根据其产生超宽带信号，并将该超宽带信号通过天线发射出去。
[0033]采样单元2，其模拟信号输入端通过变压器単元与接收天线相连接，其时钟输入端与延时单元的第一延时通道的输出端相连接，其数字信号输出端与FPGA単元相连接，用于利用延时后的第二路差分时钟信号作为采样时钟对由变压器単元传输来的雷达回波信号进行采样，并将采样得到的雷达回波数据传送给FPGA単元。
[0034]变压器単元I，其连接于采样单元2与接收天线之间，其输入端连接至接收天线，其输出端连接至采样单元2，用于将来自接收天线的单端模拟信号转换为差分模拟信号后送到采样单元2的模拟信号输入端。
[0035]电源管理単元7，位于PCB板外部，其通过电气连接给超宽带信号产生单元6提供12V电压，给差分时钟信号产生单元8中的晶振提供12V电压，给PCB板上的各部件提供12V和5V电压。
[0036]本实施例中，FPGA単元通过延时単元对给出的发射触发脉冲进行延吋，从而实现了相对时间基准可变时刻的数据采集。
[0037]如图1所示，差分时钟信号产生单元8包括晶振和单端转差分芯片。其中，晶振通过SMA连接器与PCB板相连接，用于产生单端时钟信号。单端转差分芯片位于PCB板上，用于将晶振产生的单端时钟信号生成两路的差分时钟信号。第一路差分时钟信号送到FPGA单元4作为FPGA单元4的工作时钟,第二路差分时钟信号经过延时单元3的第一延时通道后送到采样单元2的差分时钟输入端作为其采样时钟。[0038]本实施例中，晶振产生的单元时钟信号的频率为100MHz。当然，也可根据系统エ作需要和延时单元的延时范围来更换晶振，以产生更高频率的时钟信号，如250MHz时钟信号，或较低频率的时钟信号，如75MHz时钟信号，但最低频率不能低于65MHz，这是由于延时单兀最大可延时15.345ns,延时单兀的第一延时通道只需对第二路差分时钟信号在一个时钟周期内延时，因此时钟周期最大可选择15.345ns，对应最低时钟频率约为65MHz，这可使系统工作更加灵活。
[0039]如图1所示，变压器単元1、采样单元2、延时单元3、FPGA単元4以及差分时钟信号产生单元8中的单端转差分芯片集成在ー块20cmX IOcm的PCB板上，控制单元5通过PC104接ロ与PCB板相连接，超宽带信号产生单元6和差分时钟信号产生单元8中的晶振通过SMA连接器与PCB板相连接，电源管理单元7通过电气连接与超宽带信号产生单元6、差分时钟信号产生单元8中的晶振和PCB板相连接。本发明将众多逻辑单元集成在ー块PCB板上，体积小且质量轻，可实现便携式应用。
[0040]如图1所示，延时单元3的编程控制端与FPGA単元4相连接，包括第一延时通道和第二延时通道。第一延时通道和第二延时通道的延时量由FPGA单元4通过编程控制端控制。
[0041]如图2所示，延时单元3采用三片延时分辨率为5ps的双通道可编程延时线级联。延时线3-1的通道1、2输出分别与延时线3-2的通道1、2输入相连接；延时线3-2的通道
1、2输出分别与延时线3-3的通道1、2输入相连接，从而，延时线3-1、3-2和3_3的通道I共同构成第一延时通道，延时线3-1、3-2和3-3的通道2共同构成第二延时通道。当然，可以根据需要来设计双通道可编程延时线的数量。
[0042]FPGA単元4向延时单元3的三片双通道可编程延时线分别发送延时控制字。每ー延时控制字的一部分对延时线的通道I的延时进行控制，另外一部分对延时线的通道2的延时进行控制。FPGA単元生成三组20位的延时控制字。三组延时控制字通过延时単元的编程控制端分别控制延时单元的三片延时线，每组延时控制字的低10位控制一片延时线通道I的延时，控制字的高10位控制该片延时线通道2的延时。
[0043]本实施例中，该双通道可编程延时线为MICREL公司生产的SY89297U延时线。每片双通道可编程延时线的两个通道均可编程实现0-5.115ns的延时，三片SY89297U级联可编程实现两个通道0-15.345ns延时。当然，延时单元3中的SY89297U芯片可以用其他可编程延时线芯片来代替。
[0044]本实施例中，控制单元5可以采用PC104芯片。如图1所示，PC104单元5通过PC104接ロ与PCB板相连接，以IO ロ的方式向FPGA单元4传送采样參数，如采样周期数N、采样点数M、采样间隔AT，和采样启动信号。此外，PC104单元5上还集成有DMA芯片，可通过DMA方式从FPGA単元4中读取雷达回波数据。
[0045]本实施例中，采样单元2采用TI公司的ADS5463芯片，采样位数12_bit，输入带宽2.3GHz，满足超宽带信号的带宽要求，ADS5463芯片的采样率由其采样时钟信号控制，最高可达500MSPS，ADS5463将输入的差分模拟信号转换成差分数字信号。超宽带信号产生单元6产生的是脉冲幅度大于52V，脉冲宽度为300ps，带宽2GHz的负脉冲信号。
[0046]基于上述的雷达信号控制系统，在本发明的另ー个示例性实施例中，还提出了一种雷达信号控制方法，该方法由上述雷达信号控制系统中的FPGA单元执行，包括:[0047]步骤A，接收控制单元发送的采样參数，该采样參数包括:采样周期数N，采样点数M和采样间隔AT ;
[0048]步骤B，接收控制单元发出的采样启动信号，初始化采样点数寄存器和延时控制字寄存器，一般情况下，将两者初始化为0 ;
[0049]步骤C，将延时控制字寄存器的值送到延时单元；
[0050]步骤D，产生发射触发脉冲，该发射触发脉冲经过延时单元的第二延时通道后触发超宽带信号产生单元产生超宽带信号，其中，该第二延时通道的延时受延时控制字控制且为固定值；
[0051]步骤E，产生接收触发脉冲，触发自身读取来自采样单元的N点数据，并将该N点数据进行存储；
[0052]步骤F，将采样点数寄存器值加N，判断采样点数寄存器值是否达到了采样点数M，如果达到，执行步骤G，否则，执行步骤H ；
[0053]步骤G，将延时控制字寄存器值增加ー个步进，该步进使延时单元中第一延时通道的延时量增加A T,执行步骤C ；
[0054]本步骤中，延时控制字寄存器中只寄存延时控制字的低10位，如果有3片可编程延时线的话，本步骤中，延时控制字寄存器中寄存了用于控制三片可编程延时线通道I的三组延时控制字低10位值之和。
[0055]步骤H，将M点数据进行重新组合，并将组合后的M点数据通过DMA方式传送到PC104，数据采集过程结束。
[0056]以下对本发明的数据组合过程进行说明，在步骤A中，采样周期数N，采样点数M和采样间隔AT，该三个參数满足:
[0057]M = NX I バ FX AT);
[0058]其中F为晶振的工作频率，本发明实施例中，F为100MHz。
[0059]此外，由该三个參数，可以决定FPGA単元向采样单元读取数据的次数I，其中I应
等于M/N。
[0060]假设第i次读取的N点数据如下:Dn、Di2、Di3、……、DiN，则在步骤H中，则将M点数据进行重新组合后的数据应当为:
[0061 ] D11 > D21、D31 >......、D11 ;D12、D22、D32、......、D12 ;D13、D23、D33-,......、D13 ；............;
Dl(N-1)、]2 (N-1)'D3(H)、......、Di(n-1) ；D1N>D2N>D3N>.、DIN，共M个数据，其中i = 1、2、3、……、
1-1、I。
[0062]本实施例中，FPGA单元4编程固定第二延时通道延时值，控制第一延时通道延时值按采样间隔作为延时步进值递增，即控制超宽带信号产生单元相对于时间基准在固定延时处产生超宽带信号，控制采样单元相对于时间基准按采样间隔作为延时步进值递增对雷达回波信号进行采样，从而实现高速数据采集，
[0063]一般情况下，1/F≤LX AT'，其中:AT'为双通道可编程延时线的每一通道最大延时量，F为采样单元的采样时钟频率，且AT = PX At，其中:AT为雷达信号控制系统的采样间隔，At为可编程延时线的延时分辨率，P为大于I的整数，且1/F = QX = AT，Q为大于2的整数。
[0064]步骤C中，当延时控制字寄存器的值在0到1000之间时，对应第一延时通道延时量O到5ns，该值给第一片延时线延时控制字的低10位，其余两片延时线延时控制字低10位都给0，当延时控制字寄存器的值在1001到2000之间时，对应第一延时通道延时量
5.005ns到10ns，第一片延时线延时控制字的低10位给1000，延时控制字寄存器值减去1000后给第二片延时线延时控制字的低10位，第三片延时线延时控制字低10位给0，当延时控制字寄存器的值在2001到3000之间时，对应第一延时通道延时量10.005ns到15ns，第一片延时线延时控制字的低10位给1000，第二片延时线延时控制字的低10位给1000，延时控制字寄存器值减去2000后给第三片延时线延时控制字的低10位，而三片延时线延时控制字的高10位始终给一固定值，默认为0，对应第二延时通道延时量为O。
[0065]以装置实施例中提到的延时单元由三片双通道可编程延时线为例，每片可编程实现0-5.115ns的延时，三片SY89297U级联可编程实现0-15.345ns延时，并且该双通道可编程延时线延时分辨率为5ps，可以实现以一到多倍延时分辨率为采样间隔的数据采集，从而可根据超宽带信号的带宽，编程实现合适的采样间隔，带宽较大时，可以编程实现较小的采样间隔，带宽较小时，可以编程实现较大的采样间隔，从而进行灵活、高速的数据采集。
[0066]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进ー步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种雷达信号控制系统，包括: 差分时钟信号产生单元，用于产生同步的第一路差分时钟信号和第二路差分时钟信号，该第一路差分时钟信号被传送至FPGA単元作为其工作时钟，该第二路差分时钟信号被传送至延时单元； 控制单元，用于传送采样參数和采样启动信号至FPGA単元，并接收来自FPGA单元传送的雷达回波数据； FPGA単元，与所述差分时钟信号产生单元、控制单元相连接，用于依据采样參数产生延时控制字并将该延时控制字传送至延时单元，依据采样启动信号产生接收触发脉冲，并在所述接收触发脉冲的触发下，接收来自采样单元的雷达回波数据，并将其转发至控制单元; 延时单元，与所述FPGA单元、差分时钟信号产生单元相连接，用于根据从FPGA单元接收的延时控制字对输入的信号进行延时，包括: 第一延时通道，与所述差分时钟信号产生单元相连接，用于根据由FPGA单元输入的延时控制字对第二路差分时钟信号进行延时，其中，delay <T，delay为所述延时的延时量，T为采样単元中采样时钟的采样周期； 以及，采样单元，其模拟信号输入端与接收天线相连接，用于利用延时后的第二路差分时钟信号作为采样时钟对雷达回波信号进行采样，并将采样得到的雷达回波数据转发至FPGA单元。
2.根据权利要求1所述的雷达信号控制系统，其中: 所述FPGA単元，还用于 依据采样启动信号产生发射触发脉冲； 所述延时单元还包括:第二延时通道，与所述FPGA単元相连接，用于根据FPGA单元输入的延时控制字对输入的发射触发脉冲进行延时； 所述雷达信号控制系统还包括:超宽带信号产生单元，其输入端与延时单元第二延时通道的输出端相连接，用于根据发射触发脉冲产生超宽带雷达信号，并将该超宽带雷达信号通过天线发射出去。
3.根据权利要求2所述的雷达信号控制系统，其中，所述延时単元由L片双通道可编程延时线组成； 该L片双通道可编程延时线的通道I共同构成所述第一延时通道，通道2共同构成第二延时通道； 所述FPGA単元生成对应L片双通道可编程延时线的L组延时控制字，对于每一组延时控制字，其低Tl位用于控制对应双通道可编程延时线通道I的延时量，其高T2位用于控制通道2的延时量。
4.根据权利要求3所述的雷达信号控制系统，其中，所述双通道可编程延时线和采样单元满足: 1/F<LXAT'，其中，AT'为双通道可编程延时线的每一通道最大延时量，F为采样単元的采样时钟频率，且 AT = PX At，其中，A T为雷达信号控制系统的采样间隔，At为可编程延时线的延时分辨率，P为大于I的整数，且 I/F = QX AT，其中，Q为大于2的整数。
5.根据权利要求4所述的雷达信号控制系统，其中，所述L= 3，AT, =5.115ns，F>65MHz，At = 5ps ； 每ー组延时控制字的位数为20位，其低10位用于控制对应双通道可编程延时线通道I的延时量，其高10位用于控制通道2的延时量。
6.根据权利要求3所述的雷达信号控制系统，其中，所述双通道可编程延时线为SY89297U延时线，所述控制单元为PC104芯片，所述采样单元为ADS5463芯片。
7.根据权利要求1至6中任一项所述的雷达信号控制系统，其中，所述差分时钟信号产生单元包括: 晶振，用于产生单端时钟信号； 单端转差分芯片，与所述晶振相连接，用于将所述单端时钟信号生成两路的差分时钟信号。
8.根据权利要求7所述的雷达信号控制系统，还包括: 变压器単元，设置于采样单元和接收天线之间，用于将来自接收天线的单端模拟信号转换为差分模拟信号后送到采样单元；以及 电源管理単元，用于为差分时钟信号产生单元、FPGA単元、采样单元和控制单元分别提供电压。
9.根据权利要求8所述的雷达信号控制系统，其中，所述变压器单元、采样单元、延时単元、FPGA単元和差分时钟信号产生单元的单端转差分芯片均集成在ー块PCB板上。
10.ー种基于权利要求1至6中任ー项所述雷达信号控制系统的雷达信号控制方法，该方法由FPGA单元执行,包括: 步骤A，接收控制单元发送的采样參数，该采样參数包括:采样周期数N，采样点数M和采样间隔AT ; 步骤B，接收控制单元发出的采样启动信号，初始化采样点数寄存器和延时控制字寄存器； 步骤C，将延时控制字寄存器的值送到延时单元； 步骤E，产生接收触发脉冲，触发自身读取来自采样単元的N点数据，并将该N点数据进行存储； 步骤F，将采样点数寄存器值加N，判断采样点数寄存器值是否达到了采样点数M，如果达到，执行步骤G，否则，执行步骤H ； 步骤G，将延时控制字寄存器值増加ー个步进，该步进使延时单元中第一延时通道的延时量增加AT，执行步骤C ; 步骤H，将存储的M点数据进行重新组合，并将组合后的M点数据传送到PC104，数据采集过程结束。
11.根据权利要求10所述的数据采集方法，其中，所述采样周期数N，采样点数M和采样间隔AT满足: M = NXlバFX AT) 其中，F为晶振的工作频率。
12.根据权利要求11所述的数据采集方法，其中，所述步骤H中，将存储的M点数据进行重新组合为:Di1、D21、D31、......、D11 ;D12、D22、D32、......、D12 ;D13、D23、D33、......、D13 ；............(N_X) ^ (N-1) ^ D3 (N-!) ^......、D1(N-X) ;D1n、D2N、D3N、......、Din ; 其中，FPGA单元由釆样单元第i次读取的N点数据为:Dn、Di2.Di3.……、D(i_1)N、、DiN，其中 i = 1、2、3、 …….1-U1
【文档编号】G01S7/02GK103592631SQ201210295477
【公开日】2014年2月19日 申请日期:2012年8月17日 优先权日:2012年8月17日
【发明者】陈洁, 陈超, 孟升卫, 方广有, 阴和俊 申请人:中国科学院电子学研究所