专利名称：测试结构及测试半导体衬底的方法
技术领域：
本发明涉及集成电路及用于半导体器件制造的对集成电路的处理。具体来说，本 发明提供了一种测试互连结构的方法和系统。更具体地，本发明提供了一种测试铜互连结 构的多个电属性的方法和装置。然而，应认识到本发明具有宽泛得多的应用范围。
背景技术：
集成电路已经从制造于单个硅芯片上的屈指可数的互连器件发展到上百万的器 件。常规集成电路所提供的性能和复杂度已远远超出最初的想象。为了提高复杂度和电路 密度(即能够封装于给定芯片面积中的器件的数量)，最小的器件特征尺寸(也称为器件 “几何尺寸”)已随着每代集成电路而变得越来越小。
增加电路密度不仅提高了集成电路的复杂度和性能，还为消费者提供了更低的成 本。一个集成电路或芯片制造设施可能会花费数亿甚至数十亿美元。每个制造设施具有一 定的晶圆吞吐量，而每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的各器件 制造得更小，可以在每个晶圆上制造更多的器件，从而提高制造设施的产量。由于集成电路 制造中所使用的每个工艺均具有限度，因此，将器件制造得更小是非常有挑战性的。换言 之，给定的工艺通常仅降低到一定的特征尺寸，然后则需要改变该工艺或者器件布局。另 外，由于器件需要越来越快的设计，包括测试局限的工艺存在于某些常规工艺和用于晶圆 可靠性的测试过程。
仅仅作为一个示例，在铝金属层被用于第一代集成电路器件期间，铝金属层一直 是所选择用于半导体器件的材料。选择铝是由于它提供了良好的导电性并且与半导体材料 一起附于电介质材料。最近，铝金属层已部分地被铜互连所替代。铜互连已与低介电常数 k的电介质材料一起使用以形成先进的常规半导体器件。与铝相比，铜具有改善的电阻值， 使得信号高速传播通过铜互连。
由于器件越来越小且对于集成度的需求越来越高，铜和低k电介质材料的局限包 括不期望的Cu或其他导电材料向集成电路的其他部分中的迁移。因此，具有传导特征的铜 通常被包围在诸如氮化硅(SiN)等的阻挡材料内，所述阻挡材料阻止铜的扩散。
SiN罩(SiN Cap)及经CMP后的铜表面处的Cu位错是影响铜后端可靠性故障以及 电故障的元凶机制之一。这种故障的一个例子是由于HTOL应力而引起的两个或更多个金 属线的局部桥接。
由电迁移引发的Cu位错的示例包括铜的群迁移、颗粒生长过程中的空穴形成和 颗粒边界重组。控制Cu位错是改善由于这种相关故障模式而导致的可靠性和产出问题的 一个关键方案。
图IA示出了铜金属层2的简化截面图，该铜金属层2形成于电介质4内且通过覆 盖的氮化硅阻挡层6来密封。图IA示出了铜中诸如小丘8和空穴10等表面状况的存在会 导致覆盖的SiN阻挡层的厚度不均勻和钝化。这样，当含铜结构暴露于电荷流时，沿着铜的 颗粒边界的应力释放会造成不期望的迁移，从而破坏SiN阻挡。
图IB是电子显微图，示出了由于铜位错而导致的应力后的金属的截面图。图IB 示出了在没有铜位错控制的情况下制造的有电应力的金属线，其中可以看到沟槽外的大的 铜迁移。这种迁移会导致电短路并毁坏晶片的功能。应避免图IA所示的器件的突然和灾 难性的故障。因此，工程师已研制了用于对预计在施加了电位差的器件中会发生的迁移量 进行估计的测试。这些测试包括在芯片表面上向测试结构施加电压。这些测试结构并不是 打算用于在芯片的实际工作中运行的，其存在仅仅是为了使得能够施加电压以对预计会发 生的不期望的迁移量进行评估。
常规上，除了用于其他测试目的，诸如识别绝对电压击穿(Vbd)或依赖于时间的电 介质击穿(TDDB)等，需要单独的测试结构来识别电迁移。这样的多个常规测试结构占据了 芯片上的宝贵面积，这些面积如果被分配给有源器件会更有利。
鉴于此，可以看出，需要用于测试半导体器件的改善的技术和结构。发明内容
根据本发明的测试结构的一个实施例包括金属化层的一对互相交叉的梳状部分， 所述金属化层存在于形成在多晶硅加热器元件上的间层电介质(ILD)的凹陷中。所述金属 化层的第三部分包括插入所述梳状部分之间的蛇形金属线。在各金属化部分的各个节点处 的强制电压(force voltage)的施加以及读出电压(sense voltage)的检测使得能够识别 以下各项(1)各金属化部分中金属的电迁移；(2)金属从一个金属化部分伸出以接触到另 一金属化部分；(3) ILD的依赖于时间的电介质击穿(TDDB)及击穿电压(Vbd) ； (4)移动离子 对各金属化部分的污染；及(5) ILD的介电常数k值和k值的漂移。可向多晶硅加热器施加 偏置电压，以实现测试期间的温度控制。
根据本发明的测试结构的一个实施例包括形成于衬底上的多晶硅垫和形成于所 述多晶硅垫上的电介质层。在所述电介质层中的凹陷中形成金属化层，所述金属化层包括 第一梳状部分，所述第一梳状部分与第二梳状部分互相交叉且通过所述电介质层与所述第 二梳状部分隔离开。
根据本发明的测试半导体衬底的方法的一个实施例包括提供测试结构，所述测 试结构包括形成于衬底上的多晶硅垫、形成于所述多晶硅垫上的电介质层以及形成于所述 电介质层中的凹陷中的金属化层，所述金属化层包括第一梳状部分，所述第一梳状部分与 第二梳状部分互相交叉且通过所述电介质层与所述第二梳状部分隔离开。然后向所述第一 梳状部分施加电压。
参考下文的详细说明和附图，可以更充分地理解本发明的各个附加目的、特征和 优点。
图IA是由于热循环而经历不期望的铜迁移的铜结构的简化截面图IB是电子显微图，示出了由于铜位错而导致的应力后的金属桥接的截面；
图2是示出了用于测试铜互连层的相邻部分之间的泄漏的常规结构的简化俯视 图3是示出了根据本发明的测试结构的一个实施例的简化俯视图。
具体实施方式
根据本发明的测试结构的一个实施例包括金属化层的一对互相交叉的梳状部分， 所述金属化层存在于形成在多晶硅加热器元件上的间层电介质(ILD)的凹陷中。所述金属 化层的第三部分包括插入所述梳状部分之间的蛇形金属线。在各金属化部分的各个节点处 的强制电压(force voltage)的施加以及读出电压(sense voltage)的检测使得能够识别 以下各项(1)各金属化部分中金属的电迁移；(2)金属从一个金属化部分伸出以接触到另 一金属化部分；(3) ILD的依赖于时间的电介质击穿(TDDB)及击穿电压(Vbd) ； (4)移动离子 对各金属化部分的污染；及(5) ILD的介电常数k值和k值的漂移。可向多晶硅加热器施加 偏置电压，以实现测试期间的温度控制。
图2是示出了用于测试铜互连层的相邻部分之间的泄漏的常规结构的简化俯视 图。具体地，常规测试结构200包括形成于电介质层内的铜金属化层202。铜金属化层202 已被图案化为分离的部分204和206，该图案化通常使用大马士革工艺。铜部分204和206 具有梳状，其中相邻的突出部分20 和206a取向基本上彼此平行。测试结构200形成在 下层的衬底201上。
图2的测试结构常规上被用于测试相邻的梳状部分之间的泄漏。例如，当第二金 属化线206上存在强制电压时在第一金属化线204上检测到读出电压说明金属化线之间存 在泄漏。例如，这种泄漏可归因于铜层的各部分之间的不期望的伸出或桥。在完成大马士 革工艺后可能会残留这种伸出或桥，或者在之后由于铜层因被施加了电流或热能而导致的 电迁移，会形成这种伸出或桥。
尽管图2的常规测试结构能够检测金属化层的相邻部分之间的泄漏，但是，这种 结构通常不用于测试铜金属化层的其他属性。因此，图3示出了本发明的测试结构的一个 实施例的简化俯视图。
与图2的常规测试结构相似的是，图3示出的测试结构300包括形成在电介质层 305中的凹陷中的铜金属化层302。而与图2的常规测试结构不同的是，图3中铜金属化层 302已被图案化为三个分离的部分304、306和308。金属化层的图案化通常是采用大马士 革工艺来实现的，其中，铜是通过在蚀刻于电介质层中的凹陷中进行电镀而形成的。之后， 通过化学机械抛光(CMP)技术来去除凹陷外部的电镀铜。
铜部分304和306具有梳的形状，其中，相邻的突出部分30 和306a取向基本上 彼此平行。铜部分304的第一端包括读出节点(sense node) S5和施加节点(force node) F5。铜部分306的第二端包括读出节点S4和施加节点F4。铜部分305的第一端包括施加 节点F3。
铜金属化层302的第三部分308在部分304和306之间、特别是在平行部分30 和306a之间形成为蛇形。第三部分308的第一端包括施加节点Fl和读出节点Si。第三部 分308的第二端包括施加节点F2和读出节点S2。
与图2的常规测试结构还不同的是，图3所示的根据本发明的测试结构的实施例 包括位于衬底301和金属化层302之间的多晶硅垫310。向多晶硅垫310施加电偏置会导 致其发热。因此，在测试结构300中包括多晶硅垫310使得能够精确控制测试结构的温度。
图3的测试结构300可用多种不同的方式操作，以识别铜金属化层的各种特性。例如，在第一操作模式，可利用测试结构300测试铜金属化层的一个或多个部分内的电迁移 (EM)。
具体地，以下文档通过引用合并于此用于所有目的标题为“Isothermal Electromigration Test Procedure” 的 EIA/JEDEC 标准 EIA/JESD61 (1997 年 4 月)。该 文档描述了一种用于对沿着互连结构的金属化部件的线的电迁移(EM)进行评估的标准测 试。具体地，该测试用于识别沿着相对长的金属线发生的电迁移，所述相对长的金属线例如 是长度为200米或更长(通常800米或更长)的金属化件。该EM测试是通过以下过程来 执行的在测试结构的施加节点施加强制电压以诱发电迁移；以及在读出节点接收读出电 压，所述读出电压说明由于金属材料的电迁移而导致的变化的电阻。
因此，图3的测试结构300可用于如下所述地识别电迁移。首先，向在互连金属化 线304或308之一上找到的施加节点F1、F2、F4和F5中的一个节点施加强制电压。然后， 在存在该金属化线的另一端上的对应的读出节点(分别为S2、S1、S5或S4)感测到读出电 压。其中，强制电压随时间保持恒定，读出电压的变化说明互连金属化的电阻的变化，且因 此呈现出在互连金属化内存在电迁移。
在第二种可能的操作模式中，可利用测试结构300测试Cu的伸出。具体地，如参 考图1A-1B所示，互连金属化线的铜金属会由于热能的施加或施加的偏置而经历迁移。这 种迁移导致铜金属化线的不期望的伸出，使得其与相邻的金属化线电接触。
因此，可利用图3的测试结构300如下所述地识别伸出。首先，向外部金属化线 (304或306)之一的施加节点(F3、F4或F5)施加强制电压。同时，通过读出节点(Si或S2) 来检测相邻的内部金属化线308上的电压。如果在相邻的金属化线308中检测到的不仅仅 是瞬间读出电压则说明在线间存在导电的伸出或桥。
在第三种可能的操作模式中，可利用测试结构300测试互连结构的绝对击穿电压 (Vbd)和/或依赖于时间的电介质击穿(TDDB)特性。具体地，相邻互连金属化线之间存在的 电介质材料的击穿电压通常通过以下来确定在测试结构上施加强制电压，而感测到电压 的突然变化说明有不期望的通过电介质的电流，从而指示击穿事件。由于击穿电压是与温 度相关的，常规上该测试是在将测试结构在炉中加热到100°C以上的情况下进行的。然而， 由于这种测试要求将衬底重定位于炉中、同时在衬底置于炉中的情况下建立与衬底的电连 接，因此，这种测试相对来说难以操纵。
而利用根据本发明的测试结构的一个实施例，可以在无需将衬底置于炉中的情况 下检测到Vbd和TDDB。具体地，可以向测试结构300的多晶硅加热器310施加偏置，从而加 热多晶硅和覆盖的互连结构。
当互连被加热时，可以向金属化部分304的节点F4施加强制偏置，同时在金属化 部分304的读出节点S5处检测读出电压。电介质层中的击穿的电流特性的浪涌可以通过 伴随的读出电压的变化而被检测到。替代地，强制电压可以从金属化线的另一端在强制节 点F5处施加，而读出节点S4处的电压。
图3所示的根据本发明的实施例的测试结构300的另一可能的操作模式为检测 在互连结构中的移动离子污染。诸如钠和钾等的小的正离子是常见的，但是它们在互连结 构中的存在会破坏互连结构的传导特性，从而可能导致器件故障。因此，现代半导体处理技 术竭尽全力要将这种移动离子排除在正在制造的器件之外。
但是，这种移动离子排除有时是不成功的，因此必须测试互连结构是否存在这种 移动离子。
一种用于测试移动离子存在的重要测试是三角形电压扫描(TVS)技术。具体地， TVS包括将互连结构加热到通常为大约250-275 之间的温度。然后，向互连施加正偏置， 并执行从正偏置到负偏置的电流电压扫描。将测量到的电流电压(CV)曲线与互连的电介 质部件所呈现的电容相比较，然后在所施加的偏置上积分。一个描述TVS技术的规范是 “ JEDEC Foundry Process Qualification Guidelines JP001. 01”，该规范通过引用合并于 此，用于所有目的。具体地，JEDEC指南JP001. 01 §11. 2在相关部分描述到
11.2. 1三角形电压扫描(TVS)测试要求
权利要求
1.一种测试结构，包括形成于衬底上的多晶硅垫；形成于所述多晶硅垫上的电介质层；以及形成于所述电介质层中的凹陷中的金属化层，所述金属化层包括第一梳状部分，所述 第一梳状部分与第二梳状部分互相交叉且通过所述电介质层与所述第二梳状部分隔离开。
2.根据权利要求1所述的测试结构，还包括位于所述第一梳状部分的第一端的第一 施加节点、位于所述第二梳状部分的第一端的第二施加节点以及位于所述第二梳状部分的 对端的读出节点。
3.根据权利要求1所述的测试结构，其中，所述金属化层还包括位于所述第一梳状部 分和所述第二梳状部分之间的蛇形部分。
4.根据权利要求3所述的测试结构，其中，所述蛇形部分包括位于第一端的第一读出 节点和第一施加节点以及位于对端的第二读出节点和第二施加节点。
5.根据权利要求1所述的测试结构，其中，所述金属化层包含铜。
6.根据权利要求1所述的测试结构，其中，所述金属化层包含铝。
7.—种测试半导体衬底的方法，包括提供测试结构，所述测试结构包括形成于衬底上的多晶硅垫、形成于所述多晶硅垫上 的电介质层以及形成于所述电介质层中的凹陷中的金属化层，所述金属化层包括第一梳状 部分，所述第一梳状部分与第二梳状部分互相交叉且通过所述电介质层与所述第二梳状部 分隔离开；以及向所述第一梳状部分施加电压。
8.根据权利要求7所述的方法，还包括检测所述第一梳状部分的第一端处的读出电 压随时间的变化，所述第一端与所述第一梳状部分的施加了电压的第二端相对，变化的读 出电压指示可归因于所述第一梳状部分中的金属的电迁移使第一梳状部分的电阻变化。
9.根据权利要求7所述的方法，还包括检测所述第二梳状部分的一端处的读出电压， 该读出电压指示金属从所述第一梳状部分伸出。
10.根据权利要求7所述的方法，还包括向所述多晶硅垫施加偏置电压，以提高所述 第一梳状部分的温度，以及检测所述第一梳状部分中读出电压随时间的变化，变化的读出 电压指示所述电介质层的击穿。
11.根据权利要求10所述的方法，其中，强制电压随时间增加。<
12.根据权利要求10所述的方法，其中，所述偏置电压随时间增加。
13.根据权利要求7所述的方法，还包括向所述多晶硅垫施加偏置电压，以提高所述 第一梳状部分的温度，以及其中强制电压包括三角形电压扫描，以检测所述第一梳状部分 中的移动离子。
14.根据权利要求7所述的方法，还包括读出所述第二梳状部分中的电压，以指示所 述电介质层的介电常数k值。
15.根据权利要求14所述的方法，其中，读出电压随时间的变化指示所述电介质层的k 值的漂移。
16.根据权利要求15所述的方法，还包括向所述多晶硅垫施加偏置电压，以加热所述 电介质层。
17.根据权利要求14所述的方法，其中，所述第一梳状部分和所述第二梳状部分的互 相交叉的部分彼此平行，使得所述电介质层的绝对介电常数k值能够基于互相交叉的梳状 部分之间的已知距离、互相交叉的梳状部分的已知面积以及根据所述读出电压而计算的所 述第一梳状部分与所述第二梳状部分之间的电容来确定。
全文摘要
根据本发明的测试结构的一个实施例包括金属化层的一对互相交叉的梳状部分，所述金属化层存在于形成在多晶硅加热器元件上的间层电介质(ILD)的凹陷中。所述金属化层的第三部分包括插入所述梳状部分之间的蛇形金属线。在各金属化部分的各个节点处的强制电压的施加以及读出电压的检测使得能够识别以下各项(1)各金属化部分中金属的电迁移；(2)金属从一个金属化部分伸出而接触到另一金属化部分；(3)ILD的依赖于时间的电介质击穿(TDDB)及击穿电压(Vbd)；(4)移动离子对各金属化部分的污染；及(5)ILD的介电常数k值和k值的漂移。可向多晶硅加热器施加偏置电压，以实现测试期间的温度控制。
文档编号G01R31/02GK102034794SQ20091005796
公开日2011年4月27日 申请日期2009年9月28日 优先权日2009年9月28日
发明者施雯, 阮玮玮, 龚斌 申请人:中芯国际集成电路制造(上海)有限公司