专利名称：Cmos芯片的闩锁效应测试方法和系统的利记博彩app
技术领域：
本发明涉及电路测试领域，特别是涉及一种CMOS芯片的闩锁效应测试 方法和系统。
背景技术：
在CMOS ( Complementary Metal Oxide Semiconductor,互孑卜金属IU匕4勿半 导体)集成电路(IC: Integrated Circuit)产品中，闩锁(latch up)特性是产 品可靠度中一项十分重要的因素，因而，许多集成电路产品在出厂前均需进行 闩锁测试。目前，业界对IC进行闩锁效应测试，绝大多数都是依据JESD78A 标准进行静态的闩锁效应测试。基本测试方法包括正电流测试，负电流测试和 过电压测试三种。在进行闩锁效应测试时，将待测芯片所有的电源管脚(pin)上电，在所 有输入管脚全置高电平和全置低电平这两种状态下进行测试。这种测试方法对 于大多数IC的闩锁效应测试都是适用的。但是， 一些IC在确定与外部连接时，由于外封装管脚数量限制， 一些焊 垫(pad)是悬空在封装之内的。那么，当正常上电时，由于输入焊垫悬空， 会导致该悬空的输入焊垫非固定电平，芯片反向器的pnp管和npn管则可能同 时导通，从而在电源到地之间产生不稳定的大电流，影响对该芯片的测试。 可见，在对芯片进行闩锁效应测试时，常规的静态闩锁效应测试不能有效避免 电源管脚与地之间产生的不稳定的大电流。总之，需要本领域技术人员迫切解决的一个技术问题就是在对具有悬空 I/O焊垫(即没有压焊到管脚的I/O焊垫)的CMOS芯片进行闩锁效应测试时， 如何避免电源管脚与地之间产生不稳定的大电流，导致对芯片进行闩锁效应测 试的结果产生影响。发明内容本发明所要解决的技术问题是提供一种CMOS芯片的闩锁效应测试方法
和系统，实现在不增加外围电路的情况下有效避免具有悬空I/O焊垫的待测芯 片电源管脚与地之间产生的不稳定的大电流，使待测芯片的闩锁效应测试结果 不会受到影响。为了解决上述问题，本发明公开了一种CMOS芯片的闩锁效应测试方法， 包括以下步骤将待测芯片的电源管脚和输入管脚上电；所述输入管脚包括时钟管脚、 重启管脚、测试模式管脚，及其他处于输入状态的1/0管脚； 确定待测芯片的被测管脚；通过重启管脚，将待测芯片重启，使其悬空的I/0焊垫状态确定； 通过净皮测管脚对待测芯片进行闩锁效应测试。进一步，通过以下方式确定待测芯片的被测管脚当进行正电流测试及负 电流测试时，所述被测管脚为重启管脚、测试才莫式管脚，及其他处于输入状态 的I/0管脚；当进行过电压测试时，所述被测管脚为电源管脚。进一步，所述重启包括将悬空的I/0焊垫设定为输出状态；或者，将悬 空的I/0焊垫设定为固定高电平或固定低电平的输入状悉；并将I/0管脚，设 定为输出状态，或者设定为输入状态。优选的，由软件程序向重启管脚发送逻辑信号，触发所述将待测芯片的重启。进一步，当重启管脚输入为逻辑低电平信号时，待测芯片被重启；当重启 管脚输入为逻辑高电平信号时，待测芯片正常运行。优选的，由软件程序向测试模式管脚发送逻辑信号；当测试模式管脚输入 为逻辑低电平信号时，待测芯片处于闩锁测试模式；当测试模式管脚输入为逻 辑高电平信号时，待测芯片处于正常工作模式。优选的，所述待测芯片的重启在待测芯片处于闩锁测试模式时进行。根据本发明的实施例，还公开了一种CMOS芯片的闩锁效应测试系统， 应用于具有电源管脚、接地管脚、输入管脚、输出管脚及悬空焊垫的芯片，所 述测试系统具体包括用于通过被测管脚对待测芯片进行闩锁效应测试的装置，以及一控制器； 所述控制器包括测试模式单元，用于向测试模式管脚发送逻辑信号，使待测芯片进入测试模式；重启单元，用于在测试模式下向重启管脚发送逻辑信号，使待测芯片重启；恢复单元，用于在测试模式下向重启管脚发送逻辑信号，使待测芯片恢复 正常模式，并通知闩锁效应测试装置。进一步，所述重启包括将悬空的I/0焊垫设定为输出状态；或者，将悬 空的I/0焊垫设定为固定高电平或固定低电平的输入状态；并将I/0管脚，设 定为输出状态，或者设定为输入状态。进一步，所述被测管脚通过以下方式确定当进行正电流测试及负电流测 试时，所述被测管脚为重启管脚、测试才莫式管脚，及其他处于输入状态的I/O 管脚；当进行过电压测试时，所述被测管脚为电源管脚。进一步，当重启管脚输入为逻辑低电平信号时，待测芯片被重启；当重启 管脚输入为逻辑高电平信号时，待测芯片正常运行。进一步，当测试模式管脚输入为逻辑低电平信号时，待测芯片处于闩锁测 试模式；当测试模式管脚输入为逻辑高电平信号时，待测芯片处于正常工作模 式。与现有技术相比，本发明具有以下优点本发明中，通过在测试模式下向待测芯片的重启管脚发送逻辑信号，使待 测芯片重启，使悬空在芯片内的I/O焊垫状态确定，使得在对待测芯片进行闩 锁效应测试时，避免了电源管脚和地之间产生不稳定的大电流，同时也避免了 该电流对闩锁效应测试结果的影响。
图1是本发明一种CMOS芯片的闩锁效应测试方法实施例的步骤流程图； 图2是本发明一种CMOS芯片的闩锁效应测试系统实施例的结构框图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合具体实
施方式对本发明作进一步详细的说明。本发明的核心思想在于本发明在对具有悬空1/0焊垫的待测芯片进行闩 锁效应测试之前，将该芯片重启，使得悬空在封装内部的1/0焊垫设定为输出 状态或者设定为固定高电平或固定低电平的输入状态，从而在对待测芯片进行 闩锁效应测试时，有效避免电源管脚和地之间产生不稳定的大电流，不会影响 到闩锁测试结果。参照图1,示出了本发明一种CMOS芯片的闩锁效应测试方法实施例，应 用于具有电源管脚、接地管脚、输入管脚、输出管脚及悬空焊塾的芯片，所述 方法具体可以包括以下步骤步骤IOI、将待测芯片的电源管脚和输入管脚上电；所述输入管脚包括 时钟管脚、重启管脚、测试模式管脚，及其他处于输入状态的1/0管脚；步骤102、确定待测芯片的被测管脚；优选的，可以通过以下方式确定待测芯片的^C测管脚当进行正电流测试及负电流测试时，所述被测管脚为除时钟管脚外的所有 输入管脚，以及输出管脚；当进行过电压测试时，所述被测管脚为电源管脚。步骤103、通过重启管脚，将待测芯片重启，使其悬空的1/0焊垫状态确定；优选的，本发明实施例中步骤103所述的重启包括将悬空的I/0焊垫，即没有压焊到管脚的I/0焊垫，设定为输出状态；或 者，将悬空的1/0焊垫设定为固定高电平或固定低电平的输入状态；并将I/0管脚，设定为输出状态，或者设定为输入状态。需要说明的是，本发明实施例中通过软件程序向重启管脚发送逻辑信号， 触发所述将待测芯片的重启，并且由该软件程序向测试模式管脚发送逻辑信，当重启管脚输入为逻辑低电平信号时，待测芯片被重启；当重启管脚输入 为逻辑高电平信号时，待测芯片正常运行。当测试模式管脚输入为逻辑低电平信号时，待测芯片处于闩锁测试模式；
当测试模式管脚输入为逻辑高电平信号时，待测芯片处于正常工作模式。 其中，所述待测芯片的重启在待测芯片处于闩锁测试模式时进行。 步骤104、通过被测管脚对待测芯片进行闩锁效应测试。下面给出了对一种数字电视芯片VC02XXQRNB的重启管脚发送逻辑信 号，触发该芯片的重启，并且向该芯片的测试模式管脚发送逻辑信号的软件程 序。其中，输入时钟管脚为pin54，输出时钟管脚为pin55,输入时钟信号的频率为 5MHZ'，高电平(3.3V)电源管脚为13、 32、 36、 45、 56、 88及97;低电平(1.2V)电源管脚为10、 14、 17、 35、 37、 39、 41、 43、 47、 52、 64、 86及94;接地管脚为11-12、 15、 18、 31、 33-34、 38、 40、 42、 44、 46、 48、 53、 57、 65、 87、 89、 95及98;输入管脚为16、 51、 58-63、 66-67、 77-85及卯-93;输出管脚为96、 99及100;悬空焊垫为1-9、 19-30、 49-50及68-76;另外，pin51是测试模式管脚，pin81是重启管脚。该软件程序具体如下FectoW卩Sfeef， 7 6， 57， 5& 59， 66 ， 6/， 62， 63， 66， 67， 77， 7& 79，朋,S7， S2， W， <W， S5，卯， 9人92,93. J 〃;t 乂/#入#井f 加W—/"6e/ vc0256—丄f7」es^一7—丄flfc/zw/ —te^，O"，0，6/，0， 0，0，""0， 0，0，化0，0， 0，0，化"0， 0,0,0， i^/ e^ 26> qyc/仏 〃#始^ 20欢力丄(3fc/2 Wp—feW，O，0，0，0，0'化O，"0，0， 0，"O，化/, O，O，O，化O， O，O，O，Ae ewd 乂 〃/#源^,鍵复i f适/f，遽/户^f^V^AKctoW ,赋76， 57,5&59，關67， 62， 63， 66， 67， 77， 7& 79，朋，S7， S3，械S5，卯， 9"2,93」 〃;C乂餘入絲f 加W—/a6e/ vc025(5—丄C/」ast」—加rt.丄flfc/7 wp—teW，/，0，7，7，7， /,入7，7口，人人7，,化 /, 7，/，/，/， 7，/，厶 20 c少c/饥 〃矛始W M丄afc/7w/ —teW，/，0，7，7，7， 7，/，7，7，, 人人人7，7，入厶/，7，7， 7， 7, AT^戸a〃o^^e"^ 乂 ///^W^^鍵复jl,运/f，迷/尹^f^7^Af^尸全谬 ^J^禪葛冶^ "/" #^/二7錄妓^*试在该專欠件程序运行时，首先，定义输入管脚为16、 51、 58-63、 66-67、 77-85及90-93;对待测芯片进行闩锁效应测试之前，将包括测试模式管脚pin51 及重启管脚pin81在内的所有输入管脚输入逻辑低电平信号"0"，使得待测芯 片在开始的20个时间周期内重启，将待测芯片中悬空的I/O焊垫设定为输出 状态，或设定为固定高电平或固定低电平的输入状态，使其悬空的i/o焊垫状 态确定，以消除电源管脚和地之间产生的不稳定的大电流。其中，Pin51= "0" 时，表示芯片处于测试才莫式，Pin81= "0"时，表示芯片重启有效，Pin81 = "1"代表芯片正常运行。然后将重启管脚pin81恢复为逻辑高电平信号"1"， 使得待测芯片恢复正常运行，继续在待测芯片所有输入管脚全部为逻辑低电平 "0"时进行包括正电流测试、负电流测试和过电压测试的闩锁效应测试。同理，将不包括测试模式管脚pin51及重启管脚pin81在内的所有输入管 脚输入逻辑高电平信号'T，，使得待测芯片在开始的20个时间周期内重启。 然后将重启管脚pin81恢复为逻辑高电平信号"1",使得待测芯片恢复正常运 行，继续在待测芯片所有输入管脚全部为逻辑高电平"1"时进行包括正电流 测试、负电流测试和过电压测试的闩锁效应测试。其中，重启的时间周期数值 及输入时钟频率本发明中并不做限制，实际应用中可根据具体的芯片进行设 置；并且，所述闩锁效应测试按照JEDEC78A标准进行失效判据的确定。参照图2,示出了本发明一种CMOS芯片的闩锁效应测试系统实施例，所 述芯片205具有电源管脚、接地管脚、输入管脚、输出管脚及悬空焊垫，所述 测试系统具体可以包括用于通过一皮测管脚对待测芯片进行闩锁效应测试的装 置200,以及一控制器201;所述控制器201包括测试模式单元202，用于向测试模式管脚发送逻辑信号，使待测芯片205
进入测试一莫式；重启单元203，用于在测试模式下向重启管脚发送逻辑信号，使待测芯片 205重启，使其悬空的I/O焊垫状态稳定；恢复单元204,用于在测试模式下向重启管脚发送逻辑信号，使待测芯片 205恢复正常，并通知闩锁效应测试装置200 。优选的，所述重启包括将悬空的I/0焊垫，即没有压焊到管脚的I/0焊 垫，设定为输出状态；或者，将悬空的I/0焊垫设定为固定高电平或固定低电 平的输入状态；并将I/0管脚，设定为输出状态，或者设定为输入状态。进一步，当重启管脚输入为逻辑低电平信号时，待测芯片205被重启；当 重启管脚输入为逻辑高电平信号时，待测芯片205正常运行。当测试模式管脚输入为逻辑低电平信号时，待测芯片205处于闩锁测试模 式；当测试模式管脚输入为逻辑高电平信号时，待测芯片205处于正常工作模 式。该CMOS芯片的闩锁效应测试系统在具体实现时，首先将待测芯片205 的电源管脚和输入管脚上电；由控制器201的测试模式单元202向待测芯片 205的测试管脚发送逻辑低电平信号，使得待测芯片205处于闩锁测试模式； 在测试模式下由重启单元203向待测芯片205的重启管脚发送逻辑低电平信 号，使该芯片重启，将待测芯片205中悬空的I/0焊垫设定为输出状态，或设 定为固定高电平或固定低电平的输入状态，使其悬空的i/o焊垫状态确定，以 消除其电源管脚和地之间产生的不稳定的大电流；并将I/0管脚，设定为输出 状态，或者设定为输入状态。进而，由恢复单元204在测试模式下向待测芯片 205的重启管脚发送逻辑高电平信号，使待测芯片205恢复正常模式，并通知 闩锁效应测试装置200，在这种芯片重启后的已知状态下，通过该芯片的被测 管脚对该芯片进行闩锁效应测试。当进行正电流测试及负电流测试时，所述被 测管脚为重启管脚、测试模式管脚，及其他处于输入状态的1/0管脚；当进行 过电压测试时，所述被测管脚为电源管脚。对于系统实施例而言，由于其与方法实施例基本相似，所以描述的比较简 单，相关之处参见方法实施例的部分说明即可。
以上对本发明所提供的一种CMOS芯片的闩锁效应测试方法和系统，进述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时， 对于本领域的一般技术人员，依据本发明的思想，在具体实施方式
及应用范围 上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
权利要求
1、一种CMOS芯片的闩锁效应测试方法，其特征在于，所述芯片具有电源管脚、接地管脚、输入管脚、输出管脚及悬空焊垫，所述方法包括以下步骤将待测芯片的电源管脚和输入管脚上电；所述输入管脚包括时钟管脚、重启管脚、测试模式管脚，及其他处于输入状态的I/O管脚；确定待测芯片的被测管脚；通过重启管脚，将待测芯片重启，使其悬空的I/O焊垫状态确定；通过被测管脚对待测芯片进行闩锁效应测试。
2、 根据权利要求1所述的CMOS芯片的闩锁效应测试方法，其特征在于， 通过以下方式确定待测芯片的被测管脚当进行正电流测试及负电流测试时，所述#:测管脚为重启管脚、测试模式 管脚，及其他处于输入状态的1/0管脚；当进行过电压测试时，所述一皮测管脚为电源管脚。
3、 根据权利要求1所述的CMOS芯片的闩锁效应测试方法，其特征在于， 所述重启包括将悬空的I/O焊垫设定为输出状态；或者，将悬空的1/0焊垫设定为固定高电平或固定低电平的输入状态； 并将I/0管脚，设定为输出状态，或者设定为输入状态。
4、 根据权利要求3所述的CMOS芯片的闩锁效应测试方法，其特征在于， 由软件程序向重启管脚发送逻辑信号，触发所述将待测芯片的重启。
5、 根据权利要求1所述的CMOS芯片的闩锁效应测试方法，其特征在于， 当重启管脚输入为逻辑低电平信号时，待测芯片被重启；当重启管脚输入为逻 辑高电平信号时，待测芯片正常运行。
6、 根据权利要求1所述的CMOS芯片的闩锁效应测试方法，其特征在于， 由软件程序向测试模式管脚发送逻辑信号；当测试模式管脚输入为逻辑低电平 信号时，待测芯片处于闩锁测试模式；当测试模式管脚输入为逻辑高电平信号 时，待测芯片处于正常工作模式。
7、 根据权利要求1所述的CMOS芯片的闩锁效应测试方法，其特征在于， 所述待测芯片的重启在待测芯片处于闩锁测试模式时进行。
8、 一种CMOS芯片的闩锁效应测试系统，其特征在于，所述芯片具有电 源管脚、接地管脚、输入管脚、输出管脚及悬空焊垫，所述测试系统包括用于 通过被测管脚对待测芯片进行闩锁效应测试的装置，以及一控制器；所述控制 器包括测试模式单元，用于向测试模式管脚发送逻辑信号，使待测芯片进入测试 模式；重启单元，用于在测试模式下向重启管脚发送逻辑信号，使待测芯片重启； 恢复单元，用于在测试模式下向重启管脚发送逻辑信号，使待测芯片恢复 正常才莫式，并通知闩锁效应测试装置。
9、 根据权利要求8所述的CMOS芯片的闩锁效应测试系统，其特征在于， 所述重启包括将悬空的I/O焊垫设定为输出状态；或者，将悬空的1/0焊垫设定为固定高电平或固定低电平的输入状态； 并将I/0管脚，设定为输出状态，或者设定为输入状态。
10、 根据权利要求8所述的CMOS芯片的闩锁效应测试系统，其特征在 于，所述被测管脚通过以下方式确定当进行正电流测试及负电流测试时，所述被测管脚为重启管脚、测试模式 管脚，及其他处于输入状态的1/0管脚；当进行过电压测试时，所述被测管脚为电源管脚。
11、 根据权利要求8所述的CMOS芯片的闩锁效应测试系统，其特征在 于，当重启管脚输入为逻辑低电平信号时，待测芯片被重启；当重启管脚输入 为逻辑高电平信号时，待测芯片正常运行。
12、 根据权利要求8所述的CMOS芯片的闩锁效应测试系统，其特征在 于，当测试模式管脚输入为逻辑低电平信号时，待测芯片处于闩锁测试模式； 当测试模式管脚输入为逻辑高电平信号时，待测芯片处于正常工作模式。
全文摘要
本发明提供了一种CMOS芯片的闩锁效应测试方法和系统，应用于具有电源管脚、接地管脚、输入管脚、输出管脚及悬空焊垫的芯片，该方法可以包括将待测芯片的电源管脚和输入管脚上电；所述输入管脚包括时钟管脚、重启管脚、测试模式管脚，及其他处于输入状态的I/O管脚；确定待测芯片的被测管脚；通过重启管脚，将待测芯片重启，使其悬空的I/O焊垫状态确定；通过被测管脚对待测芯片进行闩锁效应测试。本发明实现在不增加外围电路的情况下有效避免具有悬空I/O焊垫的待测芯片电源管脚与地之间产生的不稳定的大电流，使待测芯片的闩锁效应测试结果不会受到影响。
文档编号G01R31/28GK101398468SQ200810224119
公开日2009年4月1日 申请日期2008年10月16日 优先权日2008年10月16日
发明者宋鑫欣 申请人:北京中星微电子有限公司