在多个标准化的测试仪器底盘之间提供精确的定时控制的利记博彩app

专利名称：在多个标准化的测试仪器底盘之间提供精确的定时控制的利记博彩app
技术领域：
本发明涉及一种用于测试例如集成电3各(integrated circuit, IC ) 等半导体装置的测试系统，且更确切地说，涉及在多个标准化的测试仪器 底盘上提供现有技术的自动测试设备(Automatic Test Equipment, ATE) 系统所需的精确的定时控制，所述标准化的测试仪器底盘例如是仪器外围 组件互连(Peripheral Component Interconnect, PCI)扩展(PXI)底盘。
背景技术：
常规的现有技术ATE测试系统的高成本的主要原因在于ATE测试器结 构的专门且复杂的性质。ATE测试器制造商通常采用若干ATE测试器平台， 所述平台不但在厂家间不兼容，而且在平台间也不兼容。因为这些不兼容 性，每个ATE测试器可能需要其自身专门的硬件模块和软件组件，所述硬件 模块和软件组件无法用在其它ATE测试器上。这个专门的^f更件和软件开发 起来较昂贵且利用起来既耗时又困难。组装、编程和操作这些测试器的人 员通常需要在短时间内掌握大量知识。因为常规ATE测试器结构的专用(dedicated)性质，所以所有硬件和软 件必须针对给定的ATE测试器而保持成固定的配置。为了测试一种IC,开 发出 一种专用的全局(global)测试系统程序，所述程序使用 一些或全部的 ATE测试器能力来定义测试数据、信号、波形和电流及电压电平，以及收集 被测试装置(Device Under Test, DUT )的响应且确定DUT通过/失败。ATE 测试系统的专门性质使其有助于对大量DUT进行生产规^^莫的测试，以确保 所述DUT通过所有测试且适用于投入商业流通。在此环境下，重复使用同一 ATE测试系统和测试软件来测试每个DUT。相反，ATE测试系统不是特别适合于测试和验证原型(prototype)装置， 所述原型装置可能含有设计上或制造上的错误或其它"缺陷"。如上所述,'可 能不容许开发专门的模块来测试原型所需的成本。此外，测试软件自身可 能含有错误，且ATE测试系统的复杂性和ATE测试器软件的专门性质可能 导致全局测试系统程序难以调试和修改。ATE系统甚至更不适合于"原理验 证(proof-of-concept )"试验板和其它早期硬件设计的实-验室环境工作台 (benchtop)测试；其中测试设备必须成本较低且容易使用。发明内容本发明要解决的问题为了提高测试系统的灵活性、适用性并降低其成本，将需要利用标准化的测试结构和测试器软件，使得ATE系统可使用来自第三方制造商的预先制造的仪器卡和装置驱动器软件，而不是从头开始设计硬件模块和局部 测试程序软件。标准化的结构和测试器软件还将使得测试工程师可在装置 的帝J造前测试期间按照需要快速改变硬件和软件。举例来说，PXI是电子仪器的标准化系统，其包括指定外壳、指定底板 和总线结构，以及实施各种类型仪器的插入卡。PXI是用于测量和自动化系 统的坚固的基于个人计算机(Personal Computer, PC)的平台，其将PCI 电气总线特征与紧凑型PCI ( compact PCI, cPCI )的坚固的模块化Eurocard 机械封装组合，然后添加专门的同步总线和关键的软件特征。关于PCI的 其它细节可参看PXI系统联盟(PXI Systems Alliance)在2004年9月22 日发布的"PXFM硬件规范"("PXFM Hardware Specification")修订版2. 2, 所述规范可在www. pxisa. org处在线(on line)获得，且其内容以引用的形 式并入本文中。图1是示范性PXI系统100和PXI所提供的一些底板总线信号的图示。 PXI系统100包含底盘、底板和用于卞或模块的插槽。请注意，PXI系统100 由执行全局测试系统程序的控制器(图1中未图示)来控制，所述控制器可位 于PXI系统中的插槽之一中或者在PXI系统100外部(例如，PC)。 PXI系 统中的至少一个卡是星形触发卡IIO,所述卡充当PXI底盘的局部控制器， 并且是发送到其它卡或模块或从其接收的信号的中点。在图1的实例中，特定区段104内的一个或一个以上PXI卡或模块102 以及一个或一个以上星形触发卡110并联连接到cPCI总线106和触发总线 PXI-TRIG 108,所述触发总线在图1中绘示为具有八条线PXI—TRIG [7:0], 但是可包括不同数目的线。基于cPCI规范的cPCI总线106在测试控制器 或个人计算机(图1中未图示)与星形触发卡110和引脚卡(pincards)或 模块102之间提供接口，以便通过允许测试控制器与各个模块通信而用于 配置用途。此外，所有区段上的PXI卡或模块102和星形触发卡110接收 10 MHz的参考时钟PXI-CLD0 116，所述参考时钟通过底板而在较小的延 迟内(例如，1到2毫微秒)同步。所述cPCI总线106和PXI—CLK10 116 由cPCI标准来指定。可采用桥接器118将例如cPCI总线106等信号延伸 到其它区段或底盘。为了便于模块之间达成超过cPCI所能提供的通信，PXI提供触发总线 PXI-TRIG 108，所述触发总线被定义为模块之间的标准连接。也就是说，任 何模块均可驱动PXI—TRIG 108，且任何连接到PXI-TRIG 108的模块'均可在 PXI-TRIG 108上接收信令。图1中的PXI—TRIG 108被说明为具有八条线 PXI_TRIG[7: O]., ^f旦在其它实施例中可含有不同数目的线。由于PXI内的负 载限制(其会将特定驱动器限制为只有10个负载或才莫块)，所以PXI底盘内的PXI-TRIG 108可分成不同区段。PXI-TRIG 108连接到区段内的所有模 块,但除非使用桥接器，否则无法连接到其它区段中的模块。PXI也通过^f吏用局部总线PXI丄OCAL 112将星形触发卡IIO和引脚卡或 模块102以菊花形链接(daisy-chaining)在一起来延伸cPCI,所述局部总 线PXI-LOCAL 112连接到每个PXI模块102或星形触发卡110上的左(L) 连接件和右(R')连接件。图1中的局部总线PXI—LOCAL 112被说明为具有 12条线PXI—L0CAL[11: O]，但在其它实施例中可含有不同数目的线。PXI使 局部总线的规范开放且可由模块来界定，使得模块或测试系统开发人员可 为了任何用途而利用局部总线。此外，星形触发卡IIO通过点对点PXI_STAR总线114连接到所有区段 上的PXI底逸中的每个插槽，所述点对点PXI-STAR总线114在图1中绘示 为具有13条线[12: 0],但可包括不同数目的线。PXI — STAR总线114允许星形触发卡iio可同时启动多个模块。CPCI总线、PXI一CLKIO、 PXI-LOCAL和PXI—STAR不具有输出限制，且因 此可连接到PXI底盘内的所有区段中的所有模块。图2绘示PXI卡盒(card cage)或外壳200的实例，且图3绘示PXI卡 300的实例。许多公司制造各种各样的PXI仪器，其可执行特定的功能，其 中-包含可编程的功率供应器、任意波形产生器(Arbitrary Waveform Generator, AWG )、数字化器(DiGITizer ， DGT )和射频(Radio Frequency, RF)信号产生器。PXI仪器通常用作工作台测试设备，或者用作小型功能性 测试系统。从PXI卡到外部装置的连接通常是通过前面板电缆的连接，其经 由BNC、 SMA、 SMB或由PXI卡"i殳计人员确定的其它连4妻件来达成。PXI卡通 常备有Windows , Lab Vie^^和类似系统用的软件驱动器。 '因为存在许多现有的PXI仪器卡，所以使用这些仪器卡作为ATE测试 系统的一部分与从头开始开发同一仪器相比可大幅减少开发时间。而且，当 给定的测试系统模块的预期生产量较小时，利用ATE测试系统内的现货供 应的仪器卡可能比开发新模块更经济。此外，标准化的PXI结构和全局测 试系统软件使得测试工程师能够在装置的生产前的测试期间在需要时快速 改变硬件和软件。然而，因为未将PXI开发成产生现有技术ATE测试系统所需的精确的 定时控制，所以不可能在复杂的ATE测试系统中利用PXI。因此，需要在例 如PXI等标准化测试仪器底盘内提供精确的定时控制，以便可实现具有标 准化测试仪器系统的所有附带益处的ATE测试系统。因为标准化测试仪器 底盘中的卡的数目是固定的，所以进一步需要在多个标准化的测试仪器底 盘上提供精确的定时控制。确切地说，需要使测试系统中的所有模块同时启动，PXI-STAR可在PXI 中提供所述效果。然而，PXI-STAR根据星形触发卡和底板的设计而限于固定数目的模块(例如13个模^)。如果需要具有13个以上同步模块的测试系 统，那么必须使用PXI —STAR之外的某个元件。第二个需要源于以下事实虽 然PXI提供.PXI-CLKIO,但测试系统模块可以模块内产生的较快的时钟频率 来操作，所述频率例如为20.833 MHz、 125 MHz和类似频率。如果这些时 钟不彼此同步，则模块无法同时启动。因此，需要使在模块内产生的时钟 同步。第三个需要是基于以下事实PXI底盘只可保持特定数目的模块，而有 些测试系统将需要的模块的数目多于一个底盘可保持的模块数目。因此，可 能需要多个PXI底盘来保持测试系统中的所有^^莫块。PXI能够在底盘上对模 块寻址(addressing)。此外，PXI内存在着通过受束于cPCI协议的桥接器 而具有的有限的多底盘同步能力。这个cPCI桥接器允许不同底盘中的模块 之间可进行PCI通信。然而，PXI不可用于将其它信号(PXI_CLK10、PXI—TRIG、 PXI-LOCAL和PXI-STAR)连接到多个底盘。因此，PXI没有允许模块可同时 启动或在底盘上同步产生快速时钟的机制。这导致需要在多个PXI底盘上 使时钟和模块同步。 '在ATE测试系统中，每个模块或引脚卡上的每个引脚可含有专用集成 电路(Application Specific Integrated Circuit, ASIC)、例^。F遺才几存耳又存 储器(Random Access Memory, RAM)等存储器和其它引脚电子器件，且可执行 局部测试程序以便为DUT输入引脚产生多个向量。底盘内的引脚和模块的 基本配置、同步和启动受到在控制器中执行的全局测试系统软件的控制，但 在每个引脚的测试器中，每个引脚卡或模块执行其自身的局部测试程序。每个引脚的局部测试程序必须精确地启动或停止，以^(更使整个测试系 统正确操作。除了启动和停止操作以外，存在着局部测试程序内的循环 (loop around)操作。举例来说，当执行局部测试程序时，在特定向量处，局 部测试程序可能需要检验特定的条件(即，寻找DUT输出引脚上的特定输 出)，且基于此检验来决定是继续(如果观察到预期的条件)还是环回(loop back)并重复局部测试程序的一部分(如果未观察到预期的条件)。锁相环 路(Phase-Locked Loop, PLL )经常需要这种环回能力，其中PLL必须在 稳定后才能开始进一步的测试。举例来说，其它模块可能必须环回并重复它 们的局部测试程序的某些部分，同时等待PLL稳定。在其它测试系统中，为 此用途而使用专有的连接。然而，PXI不提供该测试系统中的模块可同时确 定需要环回的环回能力。因此，在PXI的范围内需要一种指示模块环回并 重复它们的局部测试程序中的一些郜分或继续进行它们的局部测试程序的 机制。解决这些问题的手段本发明的实施例针对在例如PXI等标准化测试仪器底盘内提供精确的 定时控制，以便可实现具有标准化测试仪器系统的所有附带益处的测试系统。通过在与规范兼容的匹配长度的参考时钟迹线(traces)上提供例如 PXI-CLK10等参考时钟并在总线上提供例如PXI-LOCAL等若干无规范控制信 号来获得精确的定时控制。确切地说，产生最小公倍数(Least Common Multiple, LCM)信号，将它分布在PXI-LOCAL上，并利用它以使得测试系 统中产生的所有时钟可经同步以具有在每个LCM边沿处出现的一致的时钟 边沿。还产生一启动序列，将它分布在PXI—LOCAL上，使得测试系统中的 所有PXI扩展卡和模块可同时启动。此外，可在PXI丄OCAL上提供MATCH 线以使得引脚卡模块能够检验预期的DUT输出，并根据DUT输出检验的结 果继续执行它们的局部测试程序或环回并重复局部测试程序的一部分。类 似地在PXI-LOCAL上提供测试结束(End Of Test, EOT)线，以便如果局 部测试程序在任一 引脚卡模块中检测到错误，那么所述引脚卡模块能够突 然结束在所有其它引脚卡模块中运行的局部测试程序。已适用于精确定时的PXI底盘可包含需要接收10 MHz时钟PXI—CLK10 并产生高频率时钟的模块或引脚卡。》辨模块或引脚卡可含有时钟产生电 路，所述电路产生例如125 MHz的主CLocK(Master CLocK, MCLK)和20. 833 MHz的总线CLocK(Bus CLocK， BCLK)等信号。MOl和BCLK可能需要同步，因 为有时候控制信号或数据必须从较慢的频域(例如，BCLK)传递到较快的 频域(例如，MCLK)。时钟产生电路包含PLL、同步器J5^冲电路和分频器 (divider)电路。PLL接收来自与PXI兼容的星形触发卡的PXI—CLK10,并接 着产生250 MHz的时钟。将所述250 MHz的时钟发送到分频器电路，所述分 频器电路产生125 MHz的MCLK(其是250 MHz时钟除以2的结果)和20. 833 MHz BCLK (其是250 MHz时钟除以12的结果)。也将所述250 MHz时钟发 送到同步器脉沖电路，所述同步器脉冲电路还接收LCM信号并产生同步脉 冲。分频器电路接收到同步脉沖，.且所述同步脉冲帮助分频器电路同步地 产生MCLK和BCLK。将LCM信号选为具有等效于测试系统中所有需要精确同步的时钟的时 钟周期的最小公倍数的周期，所述时钟例如为PXI_CLK10、 BCLK和MCLK。 这些信号的周期的最小公倍数是1200毫微秒，且因此LCM信号具有1.200 毫微秒的周期，并且在星形触发卡内产生为PXI—CLK10除以12的结果。通 过如上所述来选择该LCM信号，在任何模块上产生的所有时钟信号将在LCM 周期内具有整数个时钟循环(eye 1 es)。分频器电路利用同步脉冲来产生 MCLK和BCLK,使得它们每一者具有与LCM的上升沿一致的上升沿。在局部 总线线路(例如，PXI-LOCALO)中的一者上将LCM信号传输到所有需要同 步的模块。可将代表启动条件的已知序列放置在可由所有模块检测的PXI—LOCAL 上。当要测试DUT时，首先对每个模块进行配置并通过控制器中的全局测 试系统软件来进行装备，且一旦经过装备，每个模块便在PXLLOCAL上在特定时间寻找代表启动条件的已知序列。当在既定时间检测到已知的启动 序列时，模块中的局部测试程序启动。可针对这个启动序列而利用两个
PXI_L0CAL信号，本文中将所述序列识别为START[1，2]，且可将所述特定 时间界定为LCM信号的上升沿。星形触发卡可在START[1，2]上放置启动序 列，所述START [1, 2]以菊花形链接到'底盘中的所有其它模块。在LCM信号变 高后的第一 PXI-CLK10周期期间向PXI-LOCAL应用所述启动序列。通过此 操作，保证所有模块在PXI_CLK10变低时知道这个启动序列。
可在PXI-LOCAL上提供MATCH线路，以便使引脚卡模块能够检验预期 的DUT输出，并根据DUT输出检验的结果继续执行它们的局部测试程岸或 环回并重复局部测试程序的一部分。可在与用于载运用于启动模块的已知 序列的相同PXI—LOCAL总线线路中的一者上提供MATCH线路。这个双重使 用是可以的，因为一旦在特定时间(LCM上升沿)存在已知序列，便不再需 要所述PXI—LOCAL总线线路来启动模块，直到下一 LCM上升沿为止。在任 何情况下，所述模块中的每一者可驱动用于MATCH线路的PXI—LOCAL总线 线路，且所述模块中的每一者可从PXI—LOCAL读取MATCH线路。
当一个模块检测到不匹配条件('非预期的DUT输出)时，其可驱动正 用作低MATCH线;洛的PXI—LOCAL总线线^^以作为不匹配条件的指示。这个 不匹配条件将由其它模块来检测，所述其它模块将在适当时继续进行它们 的局部测试程序或者重复它们的局部测试程序的一部分。
类似地在PXI-LOCAL上提供EOT线路，以便如果任一引脚卡模块中的 局部测试程序检测到错误，所述引脚卡模块便能够突然结束在所有其它引 脚卡模块中运行的局部测试程序。通过使得模块能够驱动可由所有其它模 块读取的EOT线路，可在不受控制器中的全局测试系统程序干扰的情况下 停止所有模块中的局部测试程序。可在用来载运用于启动模块的已知序列 的相同PXI—LOCAL总线线路中的一者上提供EOT线路。任何经历错误条件 的模块均可驱动EOT线路成为低，且所有模块均可随后读取EOT线路，以确 定是否有任何模块已经经历了错误条件。如果有任何模块经历了错误条件 并驱动EOT线路成为低，那么所有模块将立即结束它们的局部测试程序。
本发明的效果
上述精确定时和同步可扩展到多底盘测试系统。在多底盘实施例中，可 将来自底盘中的与PXI兼容的主星形触发卡的PXI-CLK10、LCM、START、MATCH 和EOT经由匹配长度的差动(differential)电缆和主星形触发卡上的分离 的连接件发送到一个或一个以上其它与PXI兼容的底盘中的与PXI兼容的 从属星形触发卡。可针对每个底盘采用专用的连接件，以确保每个底盘的 延迟相同。


图1说明示范性PXI系统和PXI提供的一些底板总线信号。 图2说明示范性PXI卡盒或外壳。 图3说明示范性PXI卡。
图4说明根据本发明实施例已适用于精确定时的示范性PXI底盘。 图5说明根据本发明实施例可由利用MATCH线路的模块执行的示范性 局部测试程序。
图6说明根据本发明实施例的示范性PXI-LOCAL总线，其中已有两个 PXI-LOCAL总线线路用于MATCH线路且有两个PXI—LOCAL总线线路用于EOT 线路。
图7说明根据本发明实施例的示范性测试系统，其包括多个具有精确 定时和同步控制的PXI底盘。
图8说明根据本发明实施例的示范性多底盘PXI_CLK10分布方案。
图9说明根据本发明实施例的示范性多底盘LCM分布方案。
图10说明根据本发明实施例的用于产生MCLK和BCLK的示范性逻辑电路。
具体实施例方式
在对优选实施例的以下描述中参看附图，附图形成本发明的 一部分，且 图中以说明方式绘示了可实践本发明的特定实施例。应了解，可利用其它 实施例，且可在不脱离本发明的优选实施例的情况下作出结构上的改变。
确切地说，应注意，虽然本文中出于说明和解释的目的描述本发明的 实施例与PXI底盘一起使用，但其它具有标准化规范和与规范兼容的端口 和底板的标准化测试仪器底盘也属于本发明的范围。举例来说，cPCI与PXI 相似，但具有略^:不同的形状因数和总线结构。
本发明的实施例针对在具有例如PXI等标准化规范的测试仪器底盘内 提供精确的定时控制，以便可实现具有标准化测试仪器系统的所有附带益 处的测试系统。通过以下方式获得精确的定时控制在预先存在的与规范 兼容的匹配长度的参考时钟迹线上向所有与规范兼容的电路卡提供例如 PXI—CLK10等参考时钟，且在具有开放的、用户可配置的规范的预先存在的 总线(例如PXI-LOCAL )上提供若干非规范控制信号，所述总线可经由底盘 底板上的与规范兼容的迹线而并联连接到底盘中的所有区段上的所有电路 卡。本文中将非规范的控制信号定义为标准化规范中未定义的控制信号。
确切地说，产生最小公倍数(Least Common Multiple, LCM)信号并 将其分布在例如PXI—LOCAL等总线上且对其进行利用，使得测试系统中产
如，上升沿)。也产生启动序列，并将其分布在例如PXI_LOCAL等总线上且对它进行利用，使得例如PXI扩展卡等所有与规范兼容的电路卡以及测试
系统中的模块可同时启动。此外，可在例如PXI—LOCAL等总线上提供MATCH 线路，以使得S1脚卡模块能够检验预期的DUT输出，并根据DUT输出检验的 结果继续执行它们的局部测试程序或环回并重复局部测试程序的 一香p^。类 似地在例如PXI-L0CAL等总线上提供测试结束(End Of Test, EOT)线路，以 便如果任一 引脚卡模块中的局部测试程序检测到错误，所述引脚卡模块能 够突然结束在所有其它引脚卡模块中运行的局部测试程序。
同步产生快速的时钟。图4说明根据本发明实施例已适用于精确定时 的示范性PXI底盘400的方框图。如上所述，在ATE测试系统中，电路卡、模 块或引脚卡可能需要接收例如PXI-包KIO等参考时钟并产生高频率时钟。 在图4的实例中，电路卡、模块或引脚卡402含有时钟产生电路404,所述电 路产生125 MHz的主CLocK (MCLK )和20. 833 MHz的总线CLocK ( BCLK )。 BCLK是由底板总线用来与PXI底盘中的所有卡通信的控制频率。控制频率 用于总线协议、寄存器编程和任何其它需要以较低速度来控制的设备。MCLK 是一种事件频率，其是驱动测试器引脚电路的频率。事件频率是在基于事 件的系统中产生事件的速率。在本发明的实施例中，事件频率和控制频率需 要被同步，因为有时候控制信号或数据必须从较慢频域(例如，BCLK)传 递到较快频域(例如，MCLK)。请注意，虽然本文中出于说明目的使用125MHz 和20.833 MHz,但应了解，其它时钟频率也属于本发明的范围。
'时钟产生电路404包含PLL 406、同步器脉沖电路408和分频器电路 410。来自与PXI兼容的星形触发卡4i2的例如PXI-CLK10等参考时钟由PLL 406接收，所述PLL 406接着使用标准的现货供应时钟合成器零件(例如集 成电路系统(Integrated Circuit Systems, ICS) 8432频率合成器)产生例 如250 MHz时钟等PLL时钟422。将250 MHz的PLL时钟发送到分频器电路 410,所述分频器电踏_ 410使用例如ON半^^> MC10OEP016计数器、MC10OEP05 AND/NAND栅极和MCI 00EP29 D触发器等零件产生125 MHz的MCLK(它是250 MHz的时钟除以2的结果)和20. 833 MHz的BCLK (它是250 MHz时钟除以 12的结果)。还将250 MHz的时钟发送到同步器脉冲电路408，所述同步器 脉冲电路也接收LCM信号414并产生同步脉冲416。所述同步脉冲416由分 频器电路410接收，并帮助分频器电路410同步产生MCLK和BCLK。
在本发明的实施例中，将LCM信号414选为具有等效于测试系统中所 有需要精确同步的时钟周期的最小^倍数的周期。在本实例中，PXI_CLK10 具有100毫微秒的时钟周期，MCLK具有8毫微秒的时钟周期，且BCLK具有 48亳微秒的时钟周期。IOO亳微秒、8毫微秒和48毫微秒的最小公倍数是 1200毫微秒，且因此LCM信号414具有1200毫微秒的周期，并且在星形触 发卡412内产生为PXI—CLK10除以12的结果。通过如上所述来选择LCM信 号414，在任何模块上产生的所有时钟信号将在LCM周期内具有整数个时钟循环。在本实例中，PXI-CLK10具有12个具有1200毫微秒LCM周期的时钟 周期，BCLK具有25个1200毫微秒LCM周期内的时钟周期，而MCLK在1200 毫微秒LCM周期内具有150个时钟周期。通过使用在LCM周期内具有整数 个时钟周期的时钟，不会涉及到被截断的时钟周期，这会使时钟信号上的 抖动较少。 .
分频器电^各410利用同步脉冲416来产生MCLK和BCLK, ^使得其每一者 具有与PXI-CLK10和LCM的类似边沿一致的类似边沿(例如，上升沿)，如418 所示。图IO说明根据本发明实施例的用于产生MCLK和BCLK的示范性逻辑 电路。
利用LCM信号414来使测试系统内产生的时钟同步的结果是可形成具 有这样的时钟的模块所述时钟一般不与PXI —CLK10同步，但保证它特别 在一个时间与LCM信号414的上升沿同步。对于任何这些模块，当它们的 时钟的上升沿与LCM信号414的上升沿对准时，可将控制信号和数据从一 个模块传递到另 一模块并从一个频域传递到另 一频域。
在本发.明的实施例中，在局部总线线路之一 (例如PXI-LOCAL0)上将 LCM信号414传输到所有需要同步的模块。在将LCM信号414接收到模块上 之后，使其与PXI-CLK10重新同步，使得每个^t块中的每个电路大约同时 知道LCM信号414，且每个模块可同时开始、停止和传递数据或控制信号。 每个需要高定时(high Uming)精确性的模块不论其是否产生时钟，都可受 益于接收LCM信号414。
启动模块。'如上所述，PXI在星形触发卡与其它模块之间提供固定数目 (例如13个)的点对点PXI-STAR线路，以便启动其它模块中的局部测试 程序。然而，有些测试系统可能需要多于PXI底盘和底板所提供的固定数 目的点对点PXI-STAR线路的模块。本发明的实施例通过在PXI-LOCAL上放 置所有模块均可检测到的代表启动条件的已知序列来克服这个限制。当要 测试DUT时，首先对每个模块进行配置并通过控制器中的全局测试系统软 件对它进行装备,且一旦经装备,每个模块便可在预定时间在PXI-L0CAL'上 寻找代表启动条件的已知序列。当在预期时间检测到已知的启动序列时，模 块中的局部测试程序启动。
在图4所说明的本发明的一个实施例中，可对这个启动序列(本文中 识别为START[1，2])利用两个局部总线信号(例如，PXI—L0CAL[1，2])，且可 将预定时间定义为LCM信号414的类似边沿(例如上升沿)之后的第一 PXI-CLK周期。星形触发卡412可在START[1，2]上放置启动序列(例如
),所述START[1,2]以菊花形链接到底盘中的所有其它模块。在LCM 信号414变高之后的第一PXLCLinO周期期间，向PXI—L0CAL[1，2]应用该 启动序列。通过此操作，保证所有模块在PXI-CLK10在420处变低时知道 这个启动序列。匹配条件。.如上所述，在本发明的实施例中，可在PXI-LOCAL上^€供 MATCH线路，以使得引脚卡模块能够检验预期的DUT输出，并根据DUT输出 检验的结果继续执行它们的局部测"^程序或环回并重复局部测试程序的一 部分。在图4中说明的一个实施例中，可在用来载运用于启动模块的已知 序列的相同PXI-LOCAL总线线路中的一者(例如，图4的实例中的 PXI-L0CAL1 )上提供MATCH线路。这个双重使用是可以的，因为一旦在预定 时间(例如,'LCM上升沿之后的第一 PXI _CLK10周期)存在已知的启动序.列, 便不再需要PXI-L0CAL1来启动模块，直到下一LCM上升沿为止。在任一情 况下，每个;f莫块均可驱动用于MATCH线路的PXI—L0CAL1总线线路，且每个模 块可从PXI—L0CAL1读取MATCH线路。
在以下实例中说明MATCH线路的功能。当在.LCM信号上升沿处将 PXLL0CAL[1，2]驱动成为低
以指示^^莫块启动序列之后，可将 PXI-L0CALU,2]驱动或浮动到高状态[1,1],这指出无活动。然而，当一个 模块检测到不匹配条件(非预期的DUT输出)时，它可禁用(de-assert)该 正用作MATCH线^各的PXI-L0CAL1总线线路(例如，驱动线3各成为低)，因 此例如可能在PXI-LOCAL[1， 2]上出现
以作为不匹配条件的指示。这个 不匹配条件将由其它模块检测到，所迷其它模块将在适当时继续它们的局 部测试程序或重复它们的局部测试程序的 一部分。
利用MATCH线路的模块来执行局部测试程序，图5中说明局部测试程 序的一个实例。在图5的局部测试程序500中，代码的第一部分502建立 条件并将DUT初始化。在执行了代码的第二部分504之后，局部测试程序在 506处检验DUT输出以寻找预期的条件。依据检验结果，局部测试程序将在 508处驱动MATCH线路成为高或低。接着在510处读取MATCH线路，且如果 在MATCH线路上出现零，则这指出在一个或一个以上沖莫块中存在着不匹配 条件，且局部测试程序在512处环回^重复代码的第一部分和第二部分。然 而，如果在MATCH线路上出现高，则这指出所有模块中均存在匹配条件，且 局部测试程序在514处继续进行以执行代码的第三部分516。请注意，任何 经历不匹配条件的模块均可驱动MATCH线路成为低，且所有模块随后读取 MATCH线路以确定是否有任何模块已经经历了不匹配条件。如果有任何模块 经历了不匹配条件且驱动MATCH线路成为低，那么所有模块将在它们的局 部测试程序中环回并重复代码的第一部分和第二部分。
测试结束(EOT)。如上所提及，类似地在PXI—LOCAL上提供EOT线路，以 便如果任一引脚卡模块中的局部测试程序检测到错误，则所述引脚卡模块 能够突然结束在所有其它引脚卡模块中运行的局部测试程序。EOT线路的用 途不是为了同步，而是为了通过能够在合理的时间量内停止每个模块和引 脚来实现局部测试程序效率。如上所述，针对每个模块上的每个引脚执行 局部测试程序。有些局部测试程序较长，而有些局部测试程序较短。如果较短的局部测试程序检验该DUT并发现错误，则优逸立即停止其它模块中的所有局部测试程序，而不是等待所有局部测试程序完成。通过使得模块能够驱动可由所有其它模块读取的EOT线路，可在不受控制器中的全局测 试系统程序干扰的情况下停止所有模块中的局部测试程序。在图4中说明 的一个实施例中，可在用来载运用于启动模块的已知序列的相同PXI-L0CAL 总线线路中的一者(例如，图4的实'例中的PXI—L0CAL2 )上提供EOT线路。 每个模块可驱动用于EOT线路的PXI—L0CAL2总线线路，且每个模块可从 PXI—L0CAL2读取EOT线3各。在以下.实例中说明EOT线路的功能。当在LCM信号上升沿处驱动 PXI—LOCAL[l， 2]低
以指示模块启动序列时,可将PXI-LOCAL[l, 2]驱动 或浮动成高状态[l， l]，这指出无活动。然而，当一个模块检测到DUT错误 时，它可将正使用成EOT线路的PXI-L0CAL2总线线路驱动为低，因此例如 可能在PXI_L0CAL[1, 2]上出现[1， O]以作为错误条件的指示。这个错误条件 将由其它模块检测到，所述其它模块接着将立即停止它们的局部测试程序 并结束测试。请注意，任何经历错误条件的模块均可驱动EOT线路成为低，且 所有模块随后读取EOT线路以确定是否有任何模块已经经历了错误条件。 如果有任何模块经历了错误条件并驱动EOT线路成为低，那么所有模块将 立即结束它们的局部测试程序。PXI—LOCAL的用途。在上文描述并在图4中说明MATCH线路和EOT线路 每一者消耗一个PXI—LOCAL总线线路。然而，在本发明的替代实施例中，可 对MATCH线i 各使用两个PXI—LOCAL总线线路，并可对EOT线路-使用两个 PXI-LOCAL总线线路。在图6中说明的这个实施例中，测试系统600中的每 个模块602均能够在检测到不匹配条件的情况下将MATCH—OUT线路驱动成 低状态。MATCH—OUT线路由星形触发卡612接收并在另一 PXI-LOCAL总线线 路上作为MATCH_IN而发送回来。每个模块602均能够读取MATCH—IN以确 定它们的测试程序是应当继续还是环回。类似地，每个模块602均能够在 检测到错误条件的情况下将E0T_0UT线路驱动成低状态。EOT—OUT线路由星 形触发卡612接收，并在另一 PXI—LOCAL总线线路上作为EOT—IN而发送回 来。每个模块602能够读取EOT-IN以确定它们的测试程序是否应当终止。 请注意，在图6的实施例中只消耗五个PXI_LOCAL总线线路，因为两个 PXI—LOCAL总线线路(具体来说是PXI—LOCAL [1,2])具有双重用途，首先是 作为START线路，并接着用作MATCH_IN线路和EOT_IN线路。多底盘。如图7中所说明，上述精确定时和同步可扩展到根据本发明 实施例的多底盘测试系统700。在多底盘实施例中，可将来自主底盘702中 的与PXI兼容的主星形触发卡712的PXI-CLKIO、 LCM和START经由匹配长 度的差动电缆和主星形触发卡712上的单独的连接件而发送到一个或一个 以上的其它与PXI兼容的从属底盘704中的与PXI兼容的从属星形触发卡706。可在主星形触发卡712上针对每个从属底盘704和主底盘702釆用专 用的连接件，以确保每个底盘的延迟是相同的。举例来说，在图7中，在708 处将10 MHz的时钟^接收到主星形触发卡712中。将这个10 MHz时钟缓冲 并作为PXI_CLK10以经由连接件710而分布到其它从属底盘704。PXI—CLK10 也经由连接件714而分布到主星形触发卡712,其中此PXI—CLKIO经由连接 件716环回到主星形触发卡712。请注意，电缆718和720的长度大致相同， 使得所有底盘大约同时接收PXLCLK1G (假设在所有底盘中使用相同的PXI 底板版本)。在经由连接件716将PXI—CLKIO接收到主星形触发卡712中之 后，在736处将它转换成单端信号、进行緩冲并经由底板而分布到主底盘702 内的模块。图8是上述示范性PXI_CLK10分布方案的说明，它绘示一种切换器800, 其用于在由前面板连接件接收的外部10 MHz输入与从温度补偿晶体振荡器 (Temperature Compensated crystal Oscillator, TCXO)802产生的10 MHz 信号之间切换。在图8的实例中，除PXI底板緩冲器804之外的所有组件 均位于主星形触发卡中。请注意，在通过PXI底板緩冲器804来缓冲 PXI—CLK10之后，将此PXI—CLKIO经由PXI—CLK10迹线806而发送到所有其 它的插槽，所述的各PXLCLKIG迹线806具有大约相同的长度，其中包含 返回到主星形触发卡并由一接收緩冲器810接收的与规范兼容的匹配长度 的迹线808。这些迹线是标准化PXI底板的一部分。可针对LCM采用类似方案。图9是示范性LCM分布方案的说明，其绘示 如何使用12分(divide by 12)的电路900从10 MHz时钟产生LCM，且绘示 如何使用触发器904和906而在星形触发卡内使LCM信号902重新同步，此 时首先通过接收到的10MHz时钟908负边沿，然后用接收到的PXI底板IO MHz时钟910正边沿将所述LCM信号902重新定时。虽然已经参看附图结合本发明的实施例完整描述了本发明，但应注意， 所属领域的技术人员将容易明白各种改变和修改。将这些改变和修改理解 为包含在由所附权利要求书界定的本发明的范围内。
权利要求
1、一种用于在多底盘系统中的多个电路卡之间提供精确的定时控制的系统，其包括多个底盘，所述底盘符合标准化规范，所述多个底盘包含主底盘和一个或一个以上的从属底盘，每个底盘包含相同的设计版本的与规范兼容的插槽和底板，以用于在耦合到所述插槽的电路卡之间提供电连接；与规范兼容的主星形触发卡，其可耦合到所述主底盘中的所述插槽之一，用于分别在预先存在的与规范兼容的匹配长度的参考时钟迹线以及所述底板上的根据所述规范可由用户配置的总线上，向耦合到所述主底盘中的其它插槽的其它与规范兼容的电路卡提供参考时钟和非规范控制信号，并用于在所述底盘外部的匹配长度的电缆上向所述一个或一个以上的从属底盘提供所述参考时钟和非规范控制信号；与规范兼容的从属星形触发卡，其可耦合到每个从属底盘中的所述插槽之一，用于从所述主星形触发卡接收所述参考时钟和非规范控制信号，并分别在所述预先存在的与规范兼容的匹配长度的参考时钟迹线以及所述底板上的根据所述规范可由用户配置的总线上，向耦合到所述从属底盘中的其它插槽的其它与规范兼容的电路卡提供所述参考时钟和非规范控制信号；以及一个或一个以上与规范兼容的电路卡，其可耦合到所述多个底盘中的每一者中的插槽用于大约同时接收所述参考时钟和所述非规范控制信号，并根据所述参考时钟和控制信号而以精确的定时控制来操作。
2、 根据权利要求1所述的系统，其进一步包括环回参考时钟外部电缆， 用于载运从所述主星形触发卡接收的所述参考时钟，并将所述参考时钟提 供回到所述主星形触发卡，以使得所述主星形触发卡能够与所述从属星形 触发卡大约同时接收所述参考时钟， 其中所述环回参考时钟外部电缆的长 度与将所述参考时钟从所述主星形触发卡载运到所述一个或一个以上的从 属星形触发卡的所述匹配长度的电缆的长度大约相同。
3、 根据权利要求1所述的系统，其进一步包括一个或一个以上的环回 非规范控制信号外部电缆，用于载运>^人所述主星形触发卡接收到的控制信 号，并将所述控制信号提供回到所述主星形触发卡，以使得所述主星形触发 卡能够与所述从属星形触发卡大约同时接收所述控制信号，其中所述环回 控制信号外部电缆的长度与将所述控制信号^^所述主星形触发卡载运到所 述一个或一个以上的从属星形触发卡的所述匹配长度的电缆的长度大约相 同。
4、 根据权利要求1所述的系统，其特征在于，每个底盘包括仪器外围组件互连(PCI)扩展(PXI)底盘，所述插槽包括与PXI兼容的插槽，所述 底板包括与PXI兼容的底板，且所述标准化规范包括PXI规范。
5、根据权利要求4所述的方法，其特征在于，所述可由用户配置的与 规范兼容的总线是PXI_L0CAL总线。
6 、 一种用于在耦合到符合标准化规范的多个底盘中的与规范兼容的插 槽的多个电路卡之间提供精确的定时控制的方法，所述多个底盘包含主底 盘和一个或一个以上的从属底盘，每个底盘包含相同设计版本的底板，以用 于在耦合到所述插槽的多个电路卡之间提供电连接，所述方法包括利用所述底盘外部的匹配长度的电缆，将参考时钟和非规范控制信号 从耦合到所述主底盘的与规范兼容的主星形触发卡提供到所述一个或一个 以上的从属底盘中的每一者中的与规范兼容的从属星形触发卡； '利用每个底盘的所述底板上的预先存在的与规范兼容的匹配长度的参 考时钟迹线，将所述参考时钟从所述主星形触发卡或从属星形触发卡提供 到耦合到所述底盘中的插槽的与规范兼容的电路卡；利用每个底盘的所述底板上的根据所述规范可由用户配置的预先存在 的总线，将一个或一个以上的非规范控制信号从所述主星形触发卡或从属 星形触发卡提供到耦合到所述底盘中的插槽的所述与规范兼容的电路卡； 以及在每个底盘中的所述与规范兼容的电路卡和主星形触发卡以及从属星 形触发卡处大约同时接收所述参考时钟和所述一个或一个以上的非规范控 制信号，以允许所述星形触发卡和电路卡根据所述参考时钟和控制信号以 精确的定时控制来操作。
7、 根据权利要求6所述的方法，其进一步包括在环回参考时钟外部电 缆上将来自所述主星形触发卡的所述参考时钟提供回到所述主星形触发 卡，以使得所述主星形触发卡能够与所述从属星形触发卡大约同时接收所 述参考时钟，其中所述环回参考时钟外部电缆的长度与将所迷参考时钟从 所述主星形触发卡载运到所述一个或一个以上的从属星形触发卡的所述匹 配长度的电缆的长度大约相同。.
8、 根据权利要求6所述的方法，其进一步包括在一个或一个以上的环 回非规范控制信号外部电缆上将来自所述主星形触发卡的所述控制信号提 供回到所述主星形触发卡，以使得所述主星形触发卡能够与所述从属星形 触发卡大约同时接收所述控制信号，其中所述环回控制信号外部电缆的长 度与将所述控制信号从所述主星形触发卡载运到所述一个或一个以上的从 属星形触发卡的所述匹配长度的电缆的长度大约相同。
9、 根据权利要求6所述的方法，其特征在于，所述底盘包括仪器外围组 件互连(PCI )扩展(PXI )底盘，所述插槽包括与PXI兼容的插槽，所述底板包括与PXI兼容的底板，且所述标准化规范包括PXI规范。
10、根据权利要求9所述的方法，其特征在于，M"述可由用户配置的与 规范兼容的总线是PXI-L0CAL总线。
11 、 一种用于辅助多个底盘中的多个电路卡之间提供精确定时控制的 设备,在包含符合标准化规范的多个底盘的系统中，所述多个底盘包含主底 盘和一个或一个以上的从属底盘，每个底盘包含与规范兼容的插槽和底板， 以用于在耦合到所述插槽的多个电路卡之间提供电连接，所述设备包括与规范兼容的主星形触发卡，其可耦合到所述主底盘中的所述插槽之 一，用于分别在预先存在的与规范兼容的匹配长度的参考时钟迹线和所述 底板上的根据所述规范可由用户配置的总线上，向耦合到所述主底盘中的 其它插槽的其它与规范兼容的电路卡提供一参考时钟和非规范控制信号， 并用于在所述底盘外部的匹配长度的电缆上向所述一个或一个以上的从属 底盘提供所述参考时钟和非规范控制信号。
12、 根据权利要求11所述的设备，其特征在于，所述底盘包括仪器外 围组件互连(PCI)扩展(PXI)底盘，所述插槽包括与PXI兼容的插槽，所 述底板包括与PXI兼容的底板，且所述标准化规范包括PXI规范。 .
13、 根据权利要求12所述的设备，其特征在于所述可由用户配置的与 规范兼容的总线是PXLL0CAL总线。
14、 一种用于辅助多个底盘中的多个电路卡之间提供精确定时控制的 方法，在包含符合标准化规范的多个底盘的系统中，所述多个底盘包含主底 盘和一个或一个以上的从属底盘，每个底盘包含与规范兼容的插槽和底板， 以用于在耦合到所述插槽的多个电路卡之间提供电连接，所述方法包括分别在预先存在的与规范兼容的匹配长度的参考时钟迹线和所述底板 上的根据所述规范可由用户配置的总线上，将参考时钟和非规范控制信号 从可耦合到所述主底盘中的所述插槽之一的与规范兼容的主星形触发卡提 供到耦合到所述主底盘中的其它插槽的其它与规范兼容的电路卡；以及在所述底盘外部的匹配长度的电缆上将所述参考时钟和非规范控制信 号从所述主星形触发卡提供到所述一个或一个以上的从属底盘。
15、 根据权利要求l4所述的方法，其特征在于，所述底盘包括仪器外 围组件互连(PCI)扩展(PXI)威盘，所述插槽包括与PXI兼容的插槽，所 述底板包括与PXI兼容的底板，且所述标准化规范包括PXI规范。
16、 根据权利要求15所述的方法，其特征在于，所述可由用户配置的 与规范兼容的总线是PXI丄0CAL总线。
17 、 一种用于辅助多个底盘中的多个电路卡之间提供精确定时控制的 设备，在包含符合标准化规范的多个底盘的系统中，所述多个底盘包含主底 盘和一个或一个以上的从属底盘，每个底盘包含与规范兼容的插槽和底板，以用于在耦合到所述插槽的多个电路卡之间提供电连接，所述设备包括与规范兼容的从属星形触发卡，其可耦合到每个从属底盘中的所述插 槽之一，用于在所述底盘外部的匹配长度的电缆上从与规范兼容的主星形 触发卡接收一参考时钟和非规范控制信号，并分别在预先存在的与规范兼 容的匹配长度的参考时钟迹线和所述底板上的#4居所述规范可由用户配置 的总线上，向耦合到所述从属底盘中的其它插槽的其它与规范兼容的电路 卡提供所述参考时钟和非规范控制信号。
18、 根据权利要求17所述的方法，其特征在于，所述底盘包括仪器外 围组件互连(PCI)扩展(PXI)底盘，所述插槽包括与PXI兼容的插槽，所 述底板包括与PXI兼容的底板，且所述标准化规范包括PXI规范。
19、 根据权利要求18所述的方法，其特征在于，所述可由用户配置的 与规范兼容的总线是PXI—LOCAL总线。
20 、 一种用于辅助多个底盘中的多个电路卡之间提供精确定时控制的 方法，在包含符合标准化规范的多个底盘的系统中，所述多个底盘包含主 底盘和一个或一个以上的从属底盘，每个底盘包含与规范兼容的插槽和底 板，以用于在耦合到所述插槽的电路卡之间提供电连接，所述方法包括在所述底盘外部的匹配长度的电缆上，从与规冬兼容的主星形触发卡 将一参考时钟和非规范控制信号接收到可耦合到每个从属底盘中的所述插槽之一的与规范兼容的从属星形触发卡中；以及分别在预先存在的与规范兼容的匹配长度的参考时钟迹线和所述底板 上的根据所述规范可由用户配置的总线上，向耦合到所述从属底盘中的其 它插槽的其它与规范兼容的电路卡提供所述参考时钟和非规范控制信号。
21、 根据权利要求20所述的方法，其特征在于，所述底盘包括仪器外 围组件互连(PCI)扩展(PXI)底盘，所述插槽包括与PXI兼容的插槽， 所述底板包括与PXI兼容的底板，且所述标准化规范包括PXI规范。
22、 根据权利要求21所述的方法，其特征在于，所述可由用户配置的 与规范兼容的总线是PXI-L0CAL总线。
全文摘要
通过在每个底盘内在PXI_LOCAL上提供若干控制信号，并将这些控制信号提供到其它底盘而获得多个例如PXI等标准化底盘上的精确定时控制。最小公倍数(Least Common Multiple，LCM)信号使得所有时钟能够具有在每个LCM边沿出现的一致的时钟边沿。启动序列允许测试系统中的所有PXI扩展卡同时启动。MATCH线路使得引脚卡模块能够检验预期的DUT输出，并根据所述DUT输出检验的结果继续执行它们的局部测试程序或环回并重复所述局部测试程序的一部分。测试结束(End Of Test，EOT)线路使得如果任一引脚卡模块中的局部测试程序检测到错误，则所述引脚卡模块便能够突然结束在所有其它引脚卡模块中运行的局部测试程序。
文档编号G01R31/28GK101278205SQ20068003631
公开日2008年10月1日 申请日期2006年8月3日 优先权日2005年8月3日
发明者安夫尼·里, 葛岚·戈麦斯 申请人:爱德万测试株式会社