定时发生器及半导体试验装置的利记博彩app

专利名称：定时发生器及半导体试验装置的利记博彩app
技术领域：
本发明涉及给予数据信号规定的延迟量并输出的定时发生器及具备 该定时发生器的半导体试验装置，特别是涉及在进行时钟或数据的分配时，动作依赖的电力消耗(AC成分)小、自分配电路自身产生的噪声小、 进而可降低由时钟分配引起的定时发生部间的SKEW的定时发生器及具 备该定时发生器的半导体试验装置。
背景技术：
在说明本发明之前，为便于理解本发明，参照图4说明现有的半导体 试验装置。如图4所示，半导体试验装置100通常具备周期发生器200、图案 发生器300、定时发生器400、波形整形器500、逻辑比较电路600。周期发生器200基于输入的基准时钟输出周期数据。该周期数据被送 向图案发生器300，并且作为Rate信号(参照图6)送向定时发生器400。 另外，周期发生器200生成用于将数据保存于后述的存储器211—2、 211 —3 (参照图5、图8)的地址。图案发生器300，基于周期数据输出试验图案信号及期待值图案信号。 其中的试验图案信号被送向定时发生器400，期待值图案信号被送向逻辑 比较电路600。定时发生器400，被分别输入基准时钟信号、试验图案信号、周期数 据信号(Rate信号)，并输出整形时钟信号和比较时钟信号。其中的整形 时钟信号被送向波形整形器500，比较时钟信号被送向逻辑比较电路600。波形整形器500，将整形时钟信号整形成试验所需的波形，并将整形 图案信号送向作为试验对象的半导体器件(下面也简称为"DUT" (Device Under Test)) 700。逻辑比较电路600，基于比较时钟信号将DUT700的应答输出和期待值图案信号进行比较。然后，根据它们的一致与否来判定DUT700的良否。其次，参照图5说明定时发生器的基本构成。该图是表示目前通常使用的定时发生器的构成例的构成概略图。如该图所示，定时发生器200a具备输出追加了规定的延迟量的信号 (TG OUT)的多个定时发生部210— 1 210—n、和对这些定时发生部210 一1 210—n分配时钟的时钟分配电路220a。定时发生部210 — l 210—n，如该图所示，具备以Refclk为基准信 号而生成并输出显示延迟时间的信号的逻辑可变延迟电路(Logical Variable Delay) 211、和基于来自该逻辑可变延迟电路211的信号给予数 据信号延迟量的模拟可变延迟电路(Analog Variable Delay) 212。逻辑可变延迟电路211 ，具备计数器211 — 1 、第一存储单元(Memory (U)) 211—2、第二存储装置(Memouy (L)) 2U—3、校准数据存储单 元(CAL Data) 211—4、 一致检测电路211—5、加法器211 — 6、时钟周 期延迟单元211—7。模拟可变延迟电路212，如图5所示，具备逻辑与电路212—1、第一 可变延迟电路212—2、第二可变延迟电路212 — 3。其次，参照图6说明定时发生器的动作。该图是表示定时发生器的各构成部分的各信号的经时变化的时间图。 如该图所示，在定时发生器200a中，例如输入周期10ns的Refclk信 号(该图(a))。而且，从定时发生器200a输出的信号(TGOut、半导体试验装置100 中为延迟时钟)的输出定时(试验循环TC)为，从第一次启动到5ns的 时刻(TC1)、和从第二次启动(从第一次启动经过1周期的Refclk信号 后)到12ns的时刻(TC2)(该图(b))。向定时发生器200a中输入表示启动时刻的Rate信号(该图(c))。当 输入了该Rate信号时，将计数器211 — 1清零(该图(d))。然后，当未输 入Rate信号时，在Refclk信号的每一周期，计数器211 — 1每次加1 (该 图(d))。第一存储单元211—2中存储输出信号(TGOut)的试验循环(TC) 除以Refclk信号的周期后的商。另夕卜，第二存储装置211-3存储输出信号(TG Out)的试验循环(TC) 除以Refdk信号的周期后的余数。例如，用下式对第一个输出信号的试验循环即5ns计算商及余数。 5 + 10 = 0."5 (式l)根据该式l，算出商为0，余数为5nm。其中，商"0"被存储于第一 存储单元211—2中，余数"5ns"被存储于第二存储装置211—3中(该图 (e)、 (f))。另外，例如，用下式对第二个输出信号的试验循环即12ns计算商及 余数。12+10=1'"2 (式2)根据该式2，算出商为1，余数为2nm。其中，商"1"被存储于第一 存储单元211—2中，余数"2ns"被存储于第二存储装置211 — 3中(该图 (e)、 (f))。然后， 一致检测电路211 — 5进行计数器211 — 1的计数值和第一存储 单元211—2中的存储数据的一致性检测，而且，在一致时输出检测信号， 在不一致时不输出检测信号。例如在Refclk信号的第一循环，由于计数器为"0"，存储器为"0"， 故是一致的。此时输出检测信号(该图(g))。另外，例如在Refdk信号的第二循环，由于计数器为"0"，存储器为 "1"，故是不一致的。此时不输出检测信号(该图(g))。进而例如在Refdk信号的第三循环，由于计数器为"1 "，存储器为"1 "， 故是一致的。此时输出检测信号(该图(g))。加法器211—6，将存储于第二存储装置211 — 3中的余数和存储于校 准数据存储单元211—4中的CAL Data相加，并送向时钟周期延迟单元211 一7。时钟周期延迟单元211 — 7，接收来自一致检测电路211 — 5的检测信 号和来自加法器211—6的加法结果(Carry),将以Refclk的一周期作为 分辨率的延迟量信号(粗分辨率延迟量信号)送向模拟可变延迟电路212。该时钟周期延迟单元211 — 7，具体而言是移位寄存器和选择器的组 合，为由Refclk的周期的分辨率生成延迟，而使切出Refclk的位置错位。模拟可变延迟电路212的逻辑与电路212—1，当被输入来自逻辑可变 延迟电路211的时钟周期研制装置211—7的延迟量信号、和来自时钟分 配电路220a的时钟时，输出延迟量信号。第一可变延迟电路(Coarse Delay) 212—2，利用粗的分辨率使数据 信号延迟。第二可变延迟电路(Fine Delay) 212—3，利用细的分辨率使数据信 号延迟。该延迟后的数据信号作为TGOUT输出。根据这样的构成，定时发生器200a可模拟地产生所希望的延迟时间， 并输出延迟时钟。但是，近年来随着半导体器件的微细化，搭载于LSI这一个芯片上的 电路规模变大，时钟及数据的分配越来越困难。定时发生器的设计也同样。对于时钟的分配而言，理想的是传播延迟 时间小、定时发生部间的SKEW (失真)少、电力消耗小、电路自身产生 的噪声小，但现实中是通过它们的协定来实现时钟及数据的分配(例如参 照专利文献l、 2)。例如，上述图5所示的现有的时钟分配方法是使用驱动能力相同的缓 冲器进行负载电容相同的设计。该方法由于缓冲器的驱动能力相等且缓冲 器的负载电容相等，故消耗电流的峰值在时间上分散，电流波形如图7那 样为矩形波。如该矩形波所示，由于消耗电流的峰值在时间方向上分散， 故噪声变小。另外，除图5所示的时钟分配方法之外，已知有图8所示那样的时钟 分配方法。该方法是接近被称作"H—Tree构造"的时钟分配构造的分配 方法，为倒竞技式地增加分配的方法。该分配方法中，通过将分配源的输 出端及配线等设定为同条件，使配线延迟及负载电容相同，可使分配路径 的延迟时间差相同。专利文献l:特开2001—235521号公报专利文献2:特开8094725号公报但是，图5所示的现有的时钟分配方法中，由于图7所示的Clock分 配消耗电流的矩形波的脉冲宽度因工艺及电压 温度的使用条件而不同， 因此，还存在噪声的发生状况不同的问题。另外，当时钟的分配范围加宽时，缓冲器的级数增多，仅因为分配电路有时也具有数ns的传播延迟时间。例如，在CMOS电路中，对于lmV 的电压变动会引起0.07°/。 0.10%的延迟时间变动，这很有可能会给定时 发生器的精度带来致命的劣化。另一方面，在图8所示的现有的时钟分配方法中，由于使用驱动能力 高的缓冲器来驱动长的配线及或大的输出端数(7 7 >7々卜)的电路， 故如图9所示，消耗电流在时间上集中，从而旁路电容器中产生了不能进 行补偿的、频带大的噪声。另外，当时钟的分配范围宽时，缓冲器的级数增多，只是因为分配电 路有时也具有数ns的传播延迟时间。而且，在CMOS电路中，对于lmV的电压变动会引起0.07。％ 0.10 %的延迟时间变动，这很有可能会给定时发生器的精度带来致命的劣化。发明内容本发明是为解决上述问题而立案的，其目的在于，提供一种定时发生 器及半导体试验装置，在时钟及数据的分配时可减小动作依赖的电力消耗 (AC成分)，并且可减小自分配电路自身产生的噪声，且可降低时钟分配 带来的定时发生部间的SKEW。为实现该目的，本发明的定时发生器，具备给予数据信号规定的延 迟量并输出的一个或两个以上的定时发生部；以及对这些定时发生部分配 时钟的时钟分配电路，时钟分配电路，具备时钟主路径，其传输所述时 钟；时钟回送路，其将由该时钟主路径传输来的时钟回送； 偏压发生电路，其输入向所述时钟主路径输入的传输时钟和由所述时钟回 送路回送来的回送时钟，时钟主路径，具有对传输的时钟给予规定的延迟 量的主路径用缓冲器，时钟回送路，具有对回送的时钟给予规定的延迟量 的回送路用缓冲器，所述主路径用缓冲器和所述回送路用缓冲器的负载电 容相同，偏压发生电路，生成用于给予所述主路径用缓冲器及所述回送 路用缓冲器同一电位的偏压，并将其送向主路径用缓冲器及回送路用缓冲 器。若将定时发生器做成这样的构成，则由于连接(插入)于时钟主路径的主路径用缓冲器和连接(插入)于时钟回送路的回送路用缓冲器的各负 载电容设计为相同，进而发送用于向这些主路径用缓冲器和回送路用缓冲 器双方给予同一电位的偏压，因此，各级的缓冲器的电力消耗相等。而且， 通过将分配电路的延迟时间控制为时钟周期的整数倍，从而时钟分配消耗 电流在时间方向成为平坦的波形，不会有噪音产生。因此，由于图7所示的Clock分配消耗电流的矩形波的脉冲宽度因工艺及电压 温度的使用条件而不同，故不会产生噪声的发生状况不同的问题。另外，本发明的定时发生器的构成为，所述偏压发生电路，具有延迟锁环电路，该延迟锁环电路，输入被输入向时钟主路径的传输时钟和由 所述时钟回送路回送来的回送时钟，并基于这些传输时钟及回送时钟，生 成偏压。根据这样构成的定时发生器，由于由DLL生成偏压，且将时钟分配 电路的传播延迟时间控制在时钟周期的整数倍，故即使引起外来的电源电 压变动及温度变动其也不会追随，因此，能够将分配电路的延迟时间保持一定。另外，本发明的定时发生器的构成为，主路径用缓冲器及回送路用缓 冲器，包含由电流源控制进行负载电容的充电的电流量的、级联连接的多 个缓冲器。若使定时发生器成为这样的构成，由于是在时钟和数据的分配中，将 通过电流源对进行负载电容的充电的电流量进行控制的缓冲器设为级联 连接并进行分配的构成，因此，将各缓冲器的负载电容设计为相同，利用 缓冲器的偏压给予同一电位，并使时钟分配电路的传播延迟时间达到时钟 周期的整数倍，由此，可使缓冲器各级的电力消耗相等，使其消耗电流的 波形在时间方向平坦，从而可降低噪声或降低噪声的频率成分。另外，本发明提供一种半导体试验装置，其具备周期发生器，其基于输入的基准时钟输出周期数据；图案发生器，其基于周期数据输出试验 图案信号和期待值图案信号；定时发生器，其输入基准时钟和周期数据和 试验图案信号，并输出整形时钟信号和比较时钟信号；波形整形器，其对 整形时钟信号进行整形，输出整形图案信号，并将其送向半导体器件；逻 辑比较电路，其基于所述比较时钟信号将所述半导体器件的应答输出和期待值图案信号进行比较，定时发生器由所述本发明第1 3项中任一项所述的定时发生器构成。通过使半导体试验装置成为这样的构成，可从定时发生器得到基于降低了噪声的时钟而生成的延迟时钟。因此，可提高相对于DUT的各种试 验的测定精度。如上所述，根据本发明，时钟分配电路中具备传输时钟信号的时钟主 路径、回送时钟信号的时钟回送路、连接于时钟主路径的主路径用缓冲器、 连接于时钟回送路的回送路用缓冲器，将主路径用缓冲器和回送路用缓冲 器的负载电容设计为相同，给予这些缓冲器的偏压相同的电位，通过DLL 控制时钟分配电路的传播延迟时间使其达到时钟周期的整数倍，由此，可 使各级的缓冲器的电力消耗相等，使其消耗电流的波形在时间方向平坦， 从而可降低噪声或降低噪声的频率成分。因此，在时钟及数据的分配中， 可减小动作依赖的电力消耗(AC成分)，并且可减小由分配电路自身产生 的噪声。


图1是表示本发明的定时发生器的构成的电路图。 图2是表示本发明的定时发生器的各波形的经时变化的时间图。 图3是表示缓冲器的构成的框图。 图4是表示现有的半导体试验装置的构成的框图。 图5是表示现有的定时发生器的构成的电路图。 图6是表示图5所示的定时发生器中的各波形的经时变化的时间图。 图7是表示图5所示的时钟分配方法中的Clock分配消耗电流等的波 形图。图8是表示现有的定时发生器的其它构成的电路图。 图9是表示图8所示的时钟分配方法中的Clock分配消耗电流等的波 形图。图中1:定时发生器，10—l 10 — n :定时发生部，11 逻辑可变延迟电路，12 模拟可变延迟电路，20 时钟分配电路，21 时钟主路径， 22 时钟分支路，23 时钟分支点，24 主路径用缓冲器，25 时钟输入端子，26 时钟回送路，27 回送路用缓冲器，28 偏压路径，30 延 迟锁环电路(DLL)， 31 相位比较器，32 计数器，33 DA变换器。
具体实施方式
下面，参照

本发明的定时发生器及半导体试验装置的最佳实 施方式。首先，参照图1说明本发明的定时发生器的实施方式。该图是表示本实施例的定时发生器的构成的框图。如图1所示，本实施方式的定时发生器l具备多个定时发生部10—1 10—n和时钟分配电路20。定时发生部10—1 10—n如图1所示，具备逻辑可变延迟电路11和 模拟可变延迟电路12。逻辑可变延迟电路11，具备计数器ll一l、第一存储单元(Memory (U)) 11—2、第二存储装置(Memory (L)) 11—3、校准数据存储单元 (CALData) 11—4、边缘ID存储单元(EdgeID) 11 — 5、 一致检测电路 11一6、第一加法器11一7、第二加法器11一8、时钟周期延迟单元11一9。校准数据存储单元U —4存储CALData。CALData (Calibration Data)是指对定时发生器的设定进行补偿(虚 报)的数据。在多个定时发生部10—1 10—n间，由于产生了 SKEW (部件间的 传播延迟时间的偏差)因而需要进行修正。该修正，测定对所有的定时发 生部10—l 10—n进行同一设定时的传播延迟时间，在相位最迟的定时 发生部，为使相位与所有的定时发生部吻合，而对定时发生部的设定进行 虚报(增加补偿)。该虚报值为"CALData"，将进行测定并设定CALData 的动作称作校准(Calibration:校正)。边缘ID存储单元11一5存储边缘ID (EdgeID)。 所谓EdgeID，是指用于校正时钟分配电路的SKEW的数据。 在本实施方式中的时钟分配方式的情况下，相邻的定时发生器彼此的 SKEW为时钟周期的整数量之一。例如，在设时钟的周期为2ns、往复的 级数为32级时，相邻的定时发生部彼此的SKEW为62.5ps。在最接近Refclk的输入侧的定时发生器中，通过分配电路,成为62.5ps 的延迟时间，在第二级，成为62.5ps*2 = 125ps的延迟时间，在最接近分 配电路的折回部分的定时发生器中，成为62.5ps* = 1000ps的延迟时间。该例的情况中，根据定时发生器的设计的位置，具有62.5ps*n的第二 CALData，通过对CALData进行加法运算，可校正时钟分配电路的SKEW。 将该第二 CALData称作边缘ID。第一加法器11 一7将校准数据存储单元11 一4中存储的CALData和边 缘ID存储单元11一5中存储的EdgeID相加并输出。第二加法器11一8将第二存储装置11一3中存储的余数和第一加法器 11一7的输出相加并送到时钟周期延迟单元11一9。另外，逻辑可变延迟电路11中的计数器ll一l、第一存储单元11一2、 第二存储装置11一3、 一致检测电路11一6、时钟周期延迟单元11一9的 构成及动作与现有的逻辑可变延迟电路211中的计数器211 — 1、第一存储 单元211—2、第二存储装置211—3、 一致检测电路211—5、时钟周期延 迟单元211—7的构成及动作相同，故省略其说明。模拟可变延迟电路12，具备逻辑逻辑与电路12—1、可变延迟电路 (Course Delay) 12—2、可变延迟电路(Fine Delay) 12—3。另外，该模拟可变延迟电路12的构成及动作与现有的模拟可变延迟 电路212的构成及动作相同，故省略其说明。另外，在本实施方式中，具备多个定时发生部，但定时发生部不限于 多个，也可以只具备一个。时钟分配电路20，是用于对定时发生部10 — l 10—n的每个分配时 钟的电路，如图1所示，具备时钟主路径21、时钟分支路22、时钟分 支点23、主路径用缓冲器24、时钟输入端子25、时钟回送部26、回送路 用缓冲器27、偏压路径28、延迟锁环电路(DLL) 30。时钟主路径21是传输输入的时钟(REFCLK)的路径。时钟分支路22是对各定时发生部10 — l 10—n的每一个进行与时钟 主路径21之间的连接的路径，其从时钟主路径21向各定时发生部10—1 10—n发送时钟。而且，时钟主路径21具有时钟分支路22分支的点即将时钟主路径21和时钟分支路22连接的点也就是时钟分支点23。另外，在该时钟主路径21中的多个时钟分支点23的各自之间连接有 主路径用缓冲器24。主路径用缓冲器24是用于给予时钟规定的延迟量的缓冲器。该主路径用缓冲器24，也连接在时钟输入端子25和最接近该时钟输 入端子25的时钟分支点23之间。另外，对于主路径用缓冲器24的构成，用后述的"主路径用缓冲器 及回送路用缓冲器的构成"进行说明。时钟回送路26，是将由时钟主路径21传输到其终端的时钟回送到时 钟输入端子25附近的路径。该时钟回送路26的起点可以位于时钟主路径 21上，还可以位于时钟分支路22上。在该时钟回送路26的路径上连接有回送路用缓冲器27。回送路用缓冲器27，对应于连接于时钟主路径21的主路径用缓冲器 24的各级而连接。g卩，主路径用缓冲器24和回送路用缓冲器27的级数相 同。偏压路径28，将自DLL30输出的偏压送向主路径用缓冲器24及回送 路用缓冲器27的各级。DLL (Delay Locked Loop) 30如图1所示，具备相位比较器(PD) 31、计数器(CTR) 32、 DA变换器(DAC) 33。相位比较器31输入向时钟主路径21输入的时钟、和由时钟回送路26 回送来的时钟，并检测这些信号间的相位，将该检测结果作为相位信号输 出。计数器32从相位比较器31输入相位信号，基于该相位信号生成控制 信号并将其输出。DA变换器33将来自计数器32的控制信号进行数字一模拟变换，并 作为延迟时间控制信号(BIAS信号)输出。该BIAS信号，通过偏压路径 40传播，并被赋与给主路径用缓冲器24及回送路用缓冲器27。通过这样的构成，在DLU0中，控制BIAS信号，以使时钟配线(时 钟主路径21及时钟回送路26)的传播延迟时间达到时钟周期的整数倍。通过将该DLL30中生成的延迟时间控制信号(BIAS信号)被赋与到主路径用缓冲器24及回送路用缓冲器27的各级，可使这些各级的电力消 耗相等。另外，控制时钟配线的传播延迟时间使其达到时钟周期的整数倍。 由此，如图2 (c)所示，消耗电流的波形达到平缓。因此，可降低时钟配 线的噪声或可降低噪声的频率成分。另外，图2是分别表示输入到时钟主路径21的时钟((a) Clockln)、 自时钟主路径21输出的时钟((b) Clock Out (TGIn))、时钟分配电路20 中的消耗电流((c) Clock分配消耗电流)的各波形的波形图。而且，该图中，例如将第一波时钟输入到时钟主路径21后再输出之 前，利用主路径用缓冲器24进行规定时间延迟(该图(a)、 (b))，其间 在时钟主路径21中，可从(c)得知消耗电流被抑制了。进而，由于由DLL控制缓冲器的延迟时间，故即使外来的电源电压 变动或温度变动产生其也不会追随，因此，可将时钟配线的延迟时间保持 稳定。其次，参照图3说明主路径用缓冲器及回送路用缓冲器的构成。 该图是表示缓冲器(包含主路径用缓冲器24和回送路用缓冲器27这 两者)的构成例的电路图，该图(a)表示单一 (Single)简略型延迟电路， 该图(b)表示单一 (Single)型延迟电路，该图(c)表示差动型延迟电 路。另外，缓冲器可由该图(a)、 (b)、 (c)中的任一电路构成。单一简略型延迟电路如该图(a)所示，具有P沟道MOSFET和N沟 道MOSFET。N沟道MOSFET的漏极和P沟道MOSFET的源极连接，N沟道 MOSFET的源极接地，对P沟道MOSFET的漏极施加规定的电压。进而， 向P沟道MOSFET的栅极输入BIASP，且向N沟道MOSFET的栅极输入 信号(时钟路径中为时钟，数据路径中为数据)(In)。然后，基于BIASP 从N沟道MOSFET的漏极和P沟道MOSFET的源极的连接点输出延迟的 信号(时钟路径中为时钟，数据路径中为数据)(Out)。单一型延迟电路如该图(b)所示，具有两个P沟道MOSFET和两个 N沟道MOSFET。第一 P沟道MOSFET的源极和第二沟道MOSFET的漏极连接，第二 P沟道MOSFET的源极和第一 N沟道MOSFET的漏极连接，第一 N沟道MOSFET的源极和第二N沟道MOSFET的漏极连接。另外，第二N沟道 MOSFET的源极接地，对第一 P沟道MOSFET的漏极施加规定的电压。 进而，向第一 P沟道MOSFET的栅极输入BIASPx，且向第二 N沟道 MOSFET的栅极输入BIASNx，向第二 P沟道MOSFET的栅极及第一 N 沟道MOSFET的栅极输入信号(时钟路径中为时钟，数据路径中为数据) (In)。然后，基于BIASPx及BIASNx从第二P沟道MOSFET的源极和 第一 N沟道MOSFET的漏极的连接点输出延迟后的信号(时钟路径中为 时钟，数据路径中为数据)(Out)。艮卩，单一型延迟电路为在中间具备CMOS变换器、在其两侧具有电流源的构成。差动型延迟电路的构成如该图(c)所示，组合两个单一简略型延迟 电路，并将各N沟道MOSFET的源极彼此连接，对各P沟道MOSFET的 漏极分别施加规定的电压。另外，在各N沟道MOSFET的源极彼此连接 的点连接有第三N沟道MOSFET的漏极，且该第三N沟道MOSFET的源极接地。另外，向两个单一简略型延迟电路的各N沟道MOSFET的栅极输入 信号(一方为INP，另一方为INN)，并向单一简略型延迟电路的各P沟 道MOSFEET的栅极输入信号(BIASPx or Vss)。而且，从两个单一简略型延迟电路的一方输出信号Q，从另一方输出 信号XQ。在此，进一步说明单一型延迟电路的动作。当处于该单一型延迟电路的中间的变换器向Hi转移时，电流从Hi侧 的电流源(第一P沟道MOSFET)向负载(Out)流动，对负载电容进行 充电。另一方面，当向Low侧转移时，这次电流从负载侧向电源侧脱出并 转移。连接于单一型延迟电路的两侧的MOSFET将这些流动的电流作为 电流源使用，无论是充电时还是放电时，都控制电流流过。在该电流源连接有某种偏压发生源，该偏压发生源的最终级的晶体管 和电流反射镜连接。由于连接于电流反射镜，故在一部位的偏压发生器流 过的电流被反射，分别进行反射，利用所有的晶体管，以接近偏压电流的 电流进行限制，并控制在各自的缓冲器转移时对负载电容进行充电的电流。其次，对本发明的半导体试验装置进行说明。本发明的半导体试验装置，为具备具有上述的时钟分配电路20的定 时发生器1的构成。该定时发生器以外的构成与图4所示的构成相同。这样，通过将定时发生器用作本实施方式的定时发生器，利用基于无噪声的时钟生成的优良的延迟时钟可进行针对DUT700的各种试验。由此， 可提高半导体试验的精度。以上对本发明的定时发生器及半导体试验装置的最佳实施方式进行 了说明，但本发明的定时发生器及半导体试验装置不只限于上述的实施方 式，当然，在本发明的范围内可进行各种变更实施。例如，在上述的实施方式中，为使用DLL作为偏压发生电路的构成， 但偏压发生电路不限于DLL，只要是能够输出给予缓冲器相同的电位的信 号的电路即可。产业上的可利用性本发明涉及在时钟分配电路中实现时钟的噪音降低的方法，因此，其 可利用于具备时钟分配电路的定时发生器、半导体试验装置、其他装置类。
权利要求
1、一种定时发生器，其特征在于，具备给予数据信号规定的延迟量并输出的一个或两个以上的定时发生部；以及对这些定时发生部分配时钟的时钟分配电路，所述时钟分配电路，具备时钟主路径，其传输所述时钟；时钟回送路，其将由该时钟主路径传输来的时钟回送；偏压发生电路，其输入向所述时钟主路径输入的传输时钟和由所述时钟回送路回送来的回送时钟，所述时钟主路径，具有对传输的时钟给予规定的延迟量的主路径用缓冲器，所述时钟回送路，具有对回送的时钟给予规定的延迟量的回送路用缓冲器，所述主路径用缓冲器和所述回送路用缓冲器的负载电容相同，所述偏压发生电路，生成用于给予所述主路径用缓冲器及所述回送路用缓冲器同一电位的偏压，并将其送向所述主路径用缓冲器及所述回送路用缓冲器。
2、 如权利要求1所述的定时发生器，其特征在于， 所述偏压发生电路，具有延迟锁环电路，该延迟锁环电路，输入被输入向所述时钟主路径的传输时钟和由所 述时钟回送路回送来的回送时钟，并基于这些传输时钟及回送时钟，生成 所述偏压。
3、 如权利要求1或2所述的定时发生器，其特征在于， 所述主路径用缓冲器及所述回送路用缓冲器，包含由电流源控制进行负载电容的充电的电流量的、级联连接的多个缓冲器。
4、 一种半导体试验装置，其特征在于， 具备周期发生器，其基于输入的基准时钟输出周期数据；图案发生器，其基于所述周期数据输出试验图案信号和期待值图案信号；定时发生器，其输入所述基准时钟和所述周期数据和所述试验图案信号，并输出整形时钟信号和比较时钟信号；波形整形器，其将所述整形时钟信号进行整形，输出整形图案信号， 并将其送向半导体器件；逻辑比较电路，其基于所述比较时钟信号将所述半导体器件的应答输 出和所述期待值图案信号进行比较，所述定时发生器由所述权利要求1 权利要求3中任一项所述的定时 发生器构成。
全文摘要
本发明提供一种定时发生器及半导体试验装置，在对多个定时发生部(10-1～10-n)分配时钟的时钟分配电路(20)中，具备连接有主路径用缓冲器(24)的时钟主路径(21)、和连接有回送路用缓冲器(27)的时钟回送路(26)，将这些主路径用缓冲器(24)和回送路用缓冲器(27)的负载电容设计为相同，使这些缓冲器的偏压为同一电位，并利用延迟锁环电路(30)生成偏压，控制时钟分配电路的传播延迟时间使其达到时钟周期的整数倍。从而，在时钟分配时，能够减小动作依赖的电力消耗(AC成分)及自时钟分配电路自身产生的噪声，且可降低时钟分配引起的SKEW。
文档编号G01R31/3183GK101233419SQ20068002785
公开日2008年7月30日 申请日期2006年7月28日 优先权日2005年7月29日
发明者须田昌克 申请人:株式会社爱德万测试