专利名称：为源极串联终接的串行链路发射器提供阻抗校准的方法和器件的利记博彩app
技术领域：
本发明一般涉及电子器件，并且具体地，涉及电子器件的校准。更具体地说，本发明涉及用于提供电子器件的阻抗校准的方法、系统和电子电路。
背景技术：
传统的HSS(高速串行器/解串器)标准要求发射器有100欧姆±20％范围内或更好的差动输出阻抗。输出阻抗越精确(即，在100欧姆周围的百分比变化越小)，发射器的操作特性越好(更易预测且更精确)。通常，由电阻器和其它具有可测量阻抗特性的电路部件(如晶体管)一起提供测量的输出阻抗。电阻器一般被串联到其它部件，而其它部件本身可以相互串联或并联。
源极串联发射器(SST)(或反相器驱动器)是要求符合这个差动输出阻抗标准的一个示例性发射器。采用SST，输出阻抗通常由场效应晶体管(FET)阻抗与电阻器串联组成。FET阻抗在不同过程和允许的ASIC(专用集成电路)电压变化上的变化约为±400％量级。因而，当FET阻抗代表整个输出阻抗的足够大的部分时，(变化的)FET阻抗容易导致输出阻抗超出差动输出阻抗所要求的范围(即±20％)。
大部分电压模式发射器实现采用非常大的FET，它们所提供的FET阻抗相对于串联连接的电阻器可以忽略。这些大FET在较低频率下操作得非常好，但其没有被设计为处理当前的高速应用(如，传输速率超过3Gbps的应用、不归零(NRZ)数据流)想要的更快的(高速)传输频率。因而，对于当前设计的大多数器件/应用，期望支持更快速度等级的更小的晶体管。这些更小的晶体管表现出大得多的阻抗，这可能导致电路器件超出期望的输出阻抗范围。
设计提供输出阻抗特性的发射器同时通过使用更小的FET实现更快的传输速率，这就需求某些方法用于确定正在被设计的器件何时满足对输出阻抗特性的要求。因此，需要一种精确并且可靠的校准器件(如发射器)以满足特定输出阻抗要求的方法。本发明针对这个需要做出。
发明内容
所公开的是能够将待测器件(DUT，device-under-test)的输出阻抗可靠并且基本上精确地校准到预定的可允许输出阻抗范围内的方法、系统和电路器件。DUT的电特性由反馈控制信号控制，使得实现期望的电特性。为了实现特定的电特性，向DUT提供一个也被施加给有效电路的控制输入。将一个或多个基准电压与DUT的输出电压进行比较，并且根据比较，调整反馈给DUT和有效电路的控制信号。当比较产生了期望的输出时，将DUT校准到期望的电特性。该控制信号随后被施加给有效电路，有效电路因此表现出期望的电特性。
在一种实施例中，DUT是配置作为源极串联终接(SST)的串行链路发射器的反相器电路的一部分。在SST发射器中，并联晶体管的两个分支的每一个在该并联分支的特定晶体管被接通时都提供一个阻抗值。该阻抗值被加到串联连接的电阻器值，以提供输出阻抗。DUT由并联晶体管的一个分支与一个电阻器串联组成。将DUT的输出阻抗与基准电阻器的电阻相比较。比较器相对于基准电阻比较DUT的电特性，并根据输出阻抗是否落入基准电阻的预设百分比变化范围内而提供控制信号。该控制信号由FSM(有限状态机)进行处理，直到DTU阻抗值落入期望范围内，其中FSM用来单独地接通或断开并联分支中的晶体管。
在下面的详细说明中，本发明的上述以及附加的目标、特性和优点将变的显而易见。
参考结合附图的以下示范实施例的详细说明，将最好地理解本发明自身以及其优选使用模式、进一步的目的和优点，其中图1是依照本发明的一种实施例的可利用来提供校准功能的带有连续反馈环路的基本反馈电路；图2是依照本发明的一种实施例的迭代地向待测器件(DUT)提供反馈控制信号以提供校准功能的数字化反馈电路；图3是依照本发明的一种实施例的具有晶体管的并联分支的示范性反相器电路，其中晶体管的并联分支与电阻串联连接以提供要求利用图2的校准机制进行校准的输出阻抗；以及图4和图5分别示出了依照本发明的一种实施例的正在利用图2的校准机制校准的图3的反相器电路的上拉(pull-up)和下拉(pull-down)分支。
具体实施例方式
本发明提供能够可靠并且基本上精确地将待测器件(DUT)的输出阻抗校准到预定的可允许输出阻抗范围内的方法、系统和电路器件。DUT的电特性由反馈控制信号控制，使得实现期望的电特性。为了实现特定的电特性，向DUT提供一个也被施加给有效电路的控制输入。将一个或多个基准电压与DUT的输出电压进行比较，并且根据比较，调整反馈给DUT和有效电路的控制信号。当比较产生了期望的输出时，将DUT校准到期望的电特性。该控制信号随后被施加到有效电路，有效电路因此表现出期望的电特性。
在一种实施例中，DUT是配置作为源极串联终接(SST)的串行链路发射器的反相器电路的一部分。在SST发射器中，并联晶体管的两个分支的每一个在该并联分支的特定晶体管被接通时都提供一个阻抗值。该阻抗值被加到串联连接的电阻器值，以提供输出阻抗。DUT由并联晶体管的一个分支与电阻器串联组成。将DUT的输出阻抗与基准电阻器的电阻相比较。比较器相对于基准电阻比较DUT的电特性，并根据输出阻抗是否落入基准电阻的预设百分比变化范围内而提供控制信号。该控制信号由FSM(有限状态机)处理，直到DTU阻抗值落入期望的范围内，其中FSM用来单独地接通或断开并联分支中的晶体管。
现在参考附图，图1提供了一个方块电路图，示出了在连续反馈环路配置中对DUT的基本校准。反馈环路使得能够连续进行DUT校准。如图所示，DUT 110提供了输出测试电压(Vtst)120，它作为第一输入被施加到运算放大器(OpAMP)140。OpAMP 140从基准发生器130接收第二个输入，即基准电压(Vref)125。在OpAMP 140处，作为(OpAMP 140的)电压增益(Av)与Vtst 120(示为上部(+)输入)和Vref 125(示为下部(-)输入)之间的差的乘积，生成输出电压(Vo)。这个计算出的输出电压表示为控制电压(Vctl)145，它通过反馈环路155被提供给DUT 110。
由于因为Vtst 120的变化而引起的Vctl 145小变化，DUT 110的电特性也表现出变化。通过经由反馈回路155将Vctl提供给DUT110，校准机制能够连续地调整Vctl 145的值，直到由DUT 110(由Vtst 120的值决定)测量或者表现出期望的特性(如Vtst＝Vref)。最后得到的Vctl 145的值被施加到有效电路150，有效电路150因此表现出期望的行为。DUT 110是有效电路150的代表，使得当将Vctl 145施加到有效电路150时，有效电路150表现出与DUT 110相同的(或成比例的)电特性。
该电路操作如下。有效电路150由小信号电压(即Vctl 145)控制。DUT 110生成小信号测试电压(即，Vtst 120)。Vtst 120和基准电压Vref 125被施加到Op AMP 140。Op AMP140具有电压增益Av和传输特性Vo＝Av*(V+-V-)。在理想的操作环境中，Av接近无穷大，并且随着Av接近无穷大，Op AMP 140将Vctl 145推动到使Vtst 120基本上等于Vref 125的电压。因而，就将DUT 110校准到接近产生期望的基准电压(Vref 125)使得Vref＝Vtst的电行为。相同的小信号控制电压(Vctl 145)被施加到有效电路150，它接近期望的电行为。
图1提供的校准方法称为连续逼近。图2示出了产生落入上下限的最终电特性的校准方法的离散实现。在该图的说明中，相同的元件用和前面的图中相同的名字和参考数字表示。在后一图采用不同环境中的元件或具有不同功能的元件的地方，为该部件提供了代表图号的不同前导数字(如，对图2是2xx，对图3是3xx)。唯一提供分配给元件的特定数字有助于说明，但并非隐含着要对本发明(的结构和功能)做任何限制。
在图2中，通过(反馈环路上的)逻辑控制信号CTL 255，经由有限状态机(FSM)260，迭代地完成对DUT 110的校准。DUT 110生成Vtst 120，将Vtst 120与两个基准电压(低基准电压(Vlo)225和高基准电压(Vhi)227)在各自的比较器电路上进行比较。比较器电路是低电压比较器(CMPL)235和高电压比较器(CMPH)240。Vlo225由下限基准发生器230生成，而Vhi 227由上限基准发生器235生成。
每个比较器电路接收Vtst 120作为第一输入，图中示为“A”，以及包括基准电压之一的第二输入，图中示为“B”。因而，在每个比较器内，“B”分别表示Vlo或Vhi的值，而“A”表示Vtst 120的当前值。每个比较器完成对Vtst 120的每个新值/输入的相应比较，并且每个比较器然后输出1或0，以表示比较结果。所示不等式表示Vtst 120的期望值和那个特定比较器提供的特定比较。这两个值一起共同表示正在测量的输出电特性的范围。在该示范实施例中，任一比较器的输出为1表示该比较器中所示不等式求值为真(即，对CMPL是A＞B，或者对CMPH是A＜B)，而0表示该不等式求值为假。
因而，当Vtst 120大于Vlo 225时，CMPL 236被设置为逻辑高(“1”)。否则，CMPL 236是逻辑低(“0”)。相反的条件适用于CMPH 241，也就是说，当Vtst 120小于Vhi 227时，得到逻辑高(1)，以及当Vtst 120大于Vhi 227时，得到0。实际上，利用Vlo 225和Vhi 227限制电压Vtst 120。有限状态机(FSM)260接收逻辑信号CMPL 236和CMPH 241并相应地递增设置Vctl 245。当两个比较器提供的输出都为1时，Vtst 120在要求的范围内，并且FSM 260停止迭代Vctl 245的新值。下面的表I提供了示例性输出以及对通过反馈环路255传输到DUT 110的CTL 245的最终影响。
表I
因为Vtst 120的值不可能既小于Vlo 225又大于Vhi 227，所以“0，0”输出不适用于我们的论述并且只在校准机制断开时才适用。根据该表，期望“1，1”的输出，并根据Vtst 120小于Vlo 225或大于Vhi 227而对CTL 245进行不同的改变。
FSM 260处理逻辑信号CMPL 236和CMPH 241，使得Vctl 245将DUT的电压Vtst 120推动至大于Vlo但小于Vhi。因而，DUT 110被推动到接近产生期望的电压范围的电行为(如阻抗)。CTL 245还被施加到有效电路150，有效电路接近期望的电行为。在该示范实施例中，校准机制作为分压器操作。该机制适用于要求校准的其它类型的电路。
图3示出了依照一种实施例的被用作要求校准的有效电路的示范电路。依照该实施例，有效电路是阻抗受控CMOS电路(也称作阻抗受控反相器或SST驱动器)300。在所示实施例中，本发明的校准特征被应用到有效电路的复制SST驱动器分段(segment)，该有效电路的复制分段被相对于精确的电阻器校准。也就是说，该示范实施例中的DUT是图3所示有效电路的顶部或底部的副本(replica)。
如图所示，SST驱动器300被配置为具有并联的FET引脚(即，FET被分割成很多并联的引脚)，使得可以将FET调整到为给定过程和电压角(corner)分配的阻抗。引脚的大小使得当总的FET阻抗接近期望值时并联FET阻抗的变化是单调的。
在实现中，分配FET阻抗为总阻抗相对于串联电阻器的预定百分比(即，20％FET VS 80％电阻器)，使得利用合理数量的FET引脚满足所要求的精度。特别地，这个配置限制了驱动器输出级的大小，由于带宽和ASIC内核大小限制，上述限制是很重要的。
具体参考图3，SST驱动器300包括上拉(PFET)电路和下拉(NFET)电路，接收相同的输入340，但表现出彼此相反的输出电压特性。上拉电路(也如图4所示，后面说明)是SST驱动器300顶部所示的部分，包括P-型输入晶体管(Tdatap)315，其源极与N个P-型晶体管(如PFET)312的并联分支310相连，这里N是表示并联PFET(编号为Tp0-TpN-1)312的总数的整数。每个PFET 312接收相应的控制输入信号313作为它的栅极输入。PFET 312在它们的源极与高电压(VTT)305相连，并在它们的漏极与输入晶体管315的源极相连。
Tdatap的阻抗非常小，并且对上拉电路的总阻抗来说可以忽略不计。此外，当SST驱动器300处在上拉操作模式时(P-FETS接通)，Tdatan阻抗接近无穷大。相反，当SST驱动器300处在下拉模式时(N-FETS接通)，Tdatap阻抗接近无穷大。并联连接的PFET 312提供这里称作Rpon 360的集总(collective)阻抗，示出它只是为了图示和说明简便起见，因为Rpon 360不是电路300中的物理部件。Rpon 360的集总阻抗根据接通的PFET 312的数量而变化，而接通的PFET 312的数量又由相应的控制输入313的(开/关)值控制。
与Tdatap 315的漏极耦合的是电阻器(Rp)320，电阻器320又在其另一端与输出终端350的输出节点相连。在一种实施例中，Rp 320表现了+/-10％的电阻特性。当在Tdatap 315的栅极上施加“接通”输入340并且接通PFET 312中的一个或多个时，输出节点看到输出阻抗等于Rp 320加上Rpon 360的阻抗值(Tdatap 315的阻抗可以忽略)。
下拉电路(也如图5所示，下面说明)是电路300底部所示的部分，与上拉电路配置相似，除了晶体管都是N-型晶体管而且下面的并联分支330包括M个N-型晶体管，这里M是可能不同于N的整数值。因而电路300不必有相同数量的P-型晶体管和N-型晶体管，尤其是在各自的并联组内。特别地，尽管每个电路中的晶体管分别被说明为PFET和NFET，但本领域的技术人员理解本发明的特定电路配置和校准特征也适用于FET以外其它类型的晶体管。因而对FET的具体参考不意味着对本发明的任何方面或其对将要校准的电路/器件的应用的任何限制。
如图3所示，下拉电路包括N-型输入晶体管(Tdatan)317，它的漏极与M个N-型晶体管(NFET)332的并联组310相连，其中M是表示NFET 332(编号为Tn0-TnM-1)总数的整数。每个NFET 332接收相应的控制输入信号333作为它的栅极输入。NFET 310的漏极与低电压(VSS)307相连，而它们的源极与输入晶体管(Tdatan)317的漏极相连。Tdatan 317的阻抗非常小，并且对下拉电路的总阻抗来说可以忽略不计。NFET 332提供了这里称为Rnon 365(示出它只是为了图示和说明简便起见，因为Rnon 365不是电路300中的物理部件)的集总阻抗。Rnon 365的集总阻抗根据接通的NFET 332的数量而变化，而接通的NFET 332的数量又由相应的控制输入333的(开/关)值控制。
与Tdatan 317耦合的是电阻器(Rn)325，电阻器325的另一端又与输出节点350相连。当在Tdatan 317的栅极上施加“接通”输入340并且(通过控制输入333)接通NFET 332的一个或多个时，输出节点看到输出阻抗等于Rn 325加上Rnon 365的阻抗值(输入晶体管317的阻抗可忽略不计)。
上述电路300的与其用作待测器件和/或有效电路有关的操作如下。对于输入电压VTT(即，数字“1”)，Tdatan 317被接通，以及Tdatap 315被断开。M个并联的NFET充当由逻辑控制总线NCTL<m-1:0>控制接通或断开的开关。每个并联的NFET 332具有一个接通阻抗Rnon<i>，i＝[m-1，m-2，...，0]。每个控制位333是数字“1”或“0”。
在这个操作状态上，SST驱动器的下拉电路的输出阻抗等于电阻Rn 325串联M个并联的NFET Tm<m-1>、Tm<m-2>、...、Tm<0>之和。假定Tdatan 317的阻抗可忽略不计，并联NFET的有效阻抗表示为Rnon 365，并如下求出[NCTL<m-1>*1/Rnon<n-1>+NCTL<n-2>*1/Rnon<n-2>+...+NCTL<0>*1/Rnon<0>]-1。
采用Rnon 365的这个值，SST驱动器(或反相器电路)的下拉电路的输出阻抗是Rn+Rnon。
对于输入电压VSS(或数字“0”)，输入PFET Tdatap 315被接通，并且NFET Tdatan 317被断开。在这个操作状态上，以类似的方式，得出SST驱动器的上拉电路的输出阻抗为Rp+Rpon。如上所述，并联的PFET的数量可以不同于并联的NFET的数量，但为简单起见，假定M等于N。为了对于图3的阻抗受控反相器实现期望的输出阻抗，逻辑控制总线NCTL<m-1:0>和PCTL<n-1:0>必须被设置为接通(或断开)一个或者全部相应的器件。向图3的电路应用图2的校准机制提供了离散方式设置控制总线313/333，并最终校准反相器的输出阻抗特性。图4和图5示出了分别应用到图3的上拉电路和下拉电路的图2的校准机制。
如下所述，相对于另一基准电阻器(Rref)，校准上述SST驱动器300的上拉或下拉电路。接着，将与电阻器串联组合的FET阻抗校准为Rref加或者减(+/-)预选/预定的偏差(如+/-10％)。当应用到该校准机制时，SST驱动器分段的PFET和NFET部分被分成为独立校准的两半。每个FET-电阻器组合被放在具有Rref的分压器配置中，并比较产生的电压Vtst和基准电压。状态机观察比较器输出并适当地设置FET控制。当比较器的输出信号基本上为零时，表示两个输入基本上相同，FET-电阻器组合的阻抗正确地匹配Rref。当输出不为零时，则控制器通过接通/断开特定并联分支中的一个或多个FET(引脚)而调整可变电阻器(FET电阻)的设置。
如图4所示，上拉电路被连接作为图2所示的校准电路的DUT110。Rp 320与基准电阻器Rref 410相连，在它们的连接点上提供信号Vptst 420。另外，每个基准发生器被示为串联连接的一对电阻器，第一电阻器f(R)415/425的一端与VTT相连，第二电阻器R417/430与低电压源相连。如图所示，f(R)是比R 417高或低一定百分比(x％)的电阻器，其中f是加/减x％以提供R 417的值附近的电阻范围的函数。因而，对于下限基准发生器230，f(R)＝(1-x)*R，而对于上限基准发生器235，f(R)＝(1+x)*R。在该示范实施例中，假定x为10％。
比较器235和240将Vptst 420分别和基准电压Vlo 425和Vhi427做比较。COMPPL＝Av*(Vlo-Vptst)，以及COMPPH＝Av*(Vptst-Vhi)。当Vxtst范围是Vlo＞Vptst且Vhi＜Vptst时，COMPPL、COMPPH＝″11″。在这个条件下，Rpon+Rp＞(1-x)Rref以及Rpon+Rp＜(1+x)Rref。但是，当这个条件不满足时，对Vctl 245进行调整，并且当找到Vtst的期望值时，COMPPL、COMPPH＝″11″。
如上参考图2和表I所说明的比较，如果Vptst 420小于Vlo 425，则输出COMPPL为“1”。并且，当Vptst 420大于Vhi 427时，则输出COMPPH是“1”。也就是说，如果Vlo＞Vpst并且Vptst＜Vhi，则COMPPL、COMPPH＝″11″并且Vptst被校准在期望的范围内。用于确定Vpst小于Vlo的条件的方法涉及设置VTT*Rref/(Rpon+Rp+Rref)＜VTT/(2-x)，然后解Rpon+Rp，如下VTT*Ref/(Rpon+Rp+Rref)＜VTT/(2-x)1/(Rpon+Rp+Rref)＜1/(Ref(2-x))Rpon+Rp+Rref＞Rref(2-x)Rpon+Rp＞(1-x)Rref采用以上不等式，当Rp+Rpon＞(1-x)Rref时，Vptst小于Vlo。接着，解Vptst＞Vhi给出Rpon+Rp＜(1+x)Rref。当完成了上述分析时，比较器只在(1-x)*Rref＜Rpon+Rp＜(1+x)*Rref时提供COMPPL、COMPPH＝″11″。
一旦由比较器235和240输出了结果，就由FSM 242评估COMPPL和COMPPH。FSM 242(通过降低DUT 410的总阻抗)改变控制总线PCTL<n-1:0>245，直到满足条件COMPPL、COMPPH＝″11″。总输出阻抗(Rpon+Rp)的降低涉及接通一个或多个附加的并联晶体管312，以降低Rpon的值。对于要求提高输出阻抗值(即Rpon+Rp＜Rlo)的校准，断开(目前接通的)并联晶体管312的一个或多个。接通或断开晶体管由控制输入313控制，该控制输入313是从PCTL 245接收到的离散信号。
在实际校准期间，一个起始点可能是当Vtst为低且Rpon+Rp为高时，表示PFET被断开。通过使用反馈控制栅极信号接通PFET，Rpon+Rp阻抗下降且Vtst相应上升。类似地，校准可以从Vtst高而阻抗值低时开始，表示PFET被接通。随后通过反馈控制栅极信号再次断开PFET来调节Vtst的值，直到Vtst落入期望的电压范围。
如上所述，分两级来校准SST驱动器300，图4提供了对PFET部件(即上拉电路)的校准。在图5中对NFET部件(即下拉电路)应用类似的过程，其中DUT 110″表示与VTT处的Rref 510串联的图3的下拉电路。当采用下拉电路时，该过程设置NCTL<n-1:0>，使得(1-x)*Rref＜Rnon+Rn＜(1+x)*Rref。因而，当SST驱动器300被提供作为DUT 110时，控制输出PCTL<n-1:0>和NCTL<n-1:0>都被施加到图3的有效电路150。然后，SST驱动器300具有由[(1-x)Rref，(1+x)Rref]限制的输出阻抗。
特别地，在一种实施例中，在此所说明的阻抗受控反相器被用作制作在片上的SST发射器，校准机制也被集成在该片上。该发射器可以是终端网络的一部分，以及校准机制可以用来校准电压模式驱动器的每一半。随着操作条件(如温度)变化，测量并调节阻抗。这种实现能够动态校准电压模式发射器，使得发射器的阻抗匹配该发射器所耦合的发射信道的阻抗。阻抗匹配的点(以及测试电压落入期望范围内的点)可以称作电路的校准点。
最后，重要的是，尽管已经在并将继续在安装了管理软件的全功能计算机系统环境中说明本发明的示范实施例，但本领域的技术人员将理解本发明的示范实施例的软件方面能够被发布为各种形式的程序产品，并且将理解不管用来实际完成发布的特定类型信号承载介质，本发明的示范实施例都同样适用。信号承载介质的例子包括例如软盘、硬盘驱动器、CDROM等可记录类型的介质以及例如数字和模拟通信链路等传输类型介质。
尽管已经参考优选实施例特别示出并说明了本发明，但本领域的技术人员将理解，在不偏离本发明的精神和范围的前提下，可在形式和细节下对其进行各种变化。
权利要求
1.一种电子电路器件，包括有效电路，该有效电路能够表现出不是该有效电路的期望电特性的第一电特性；校准机制，该校准机制动态地调节将要施加给该有效电路的控制输入，以使该有效电路表现出所述期望电特性，其中所述校准机制包括待测器件(DUT)，该待测器件被配置作为该有效电路的至少一个可调节分段的副本，以及接收所述控制输入并根据由所述DUT表现出的所述电特性和已知电参数的比较来生成测试输出，该测试输出促使对所述控制输入进行有限调节。
2.根据权利要求1的器件，所述校准机制还包括第一比较器，该第一比较器接收测试电压作为第一输入；基准电压，该基准电压耦合到所述第一比较器作为第二输入；其中所述比较器执行所述基准电压和所述测试电压的比较并生成表示该比较的结果的比较输出。
3.根据权利要求2的器件，其中所述校准机制还包括有限状态机，该有限状态机接收所述比较输出作为输入并生成所述控制输入；其中当所述比较输出是表示所述测试电压满足预定标准的第一值时，所述控制输入被提供给所述有效电路，以及当所述比较输出是表示所述测试电压不满足所述预定标准的第二值时，所述控制输入被提供给所述DUT，以调节所述测试电压更接近校准点，其中所述预定标准是导致有效电路表现出所述期望电特性的标准。
4.根据权利要求3的器件，所述校准机制还包括第二比较器，该第二比较器接收所述测试电压作为第二输入；第二基准电压，该第二校准电压耦合到所述第二比较器作为第一输入；其中所述第二比较器执行对所述第二基准电压和所述测试电压的下一比较并生成表示该下一比较的结果的第二比较输出；其中所述有限状态机还接收该第二比较输出作为输入并相对于所述第一和第二比较输出生成所述控制输入；其中当第二比较输出是表示所述测试电压满足所述预定标准的第一值时，所述控制输入被提供给所述有效电路，以及当所述第二比较输出是表示所述测试电压不满足所述预定标准的第二值时，所述控制输入被提供给所述DUT，以调节所述测试电压更接近校准点。
5.根据权利要求1的器件，其中所述DUT是配置有上拉电路和下拉电路的源极串联终接的串行链路发射器的一个分段；所述上拉电路包括多个并联的P-晶体管，所述并联的P-晶体管通过输入P-晶体管共同串联耦合到第一电阻器；所述下拉电路包括多个并联的N-晶体管，所述并联的N-晶体管通过输入N-晶体管共同串联耦合到第二电阻器；以及所述控制输入是一组输入，每个输入施加到并联晶体管的各个栅极端，使得根据该控制输入有选择地接通/断开特定的并联晶体管，以引起所述并联晶体管的最终阻抗的逐步变化。
6.根据权利要求5的器件，其中当用作所述DUT的所述分段是所述上拉电路时所述测试电压是在所述上拉电路和已知电阻的第一基准电阻器之间的节点处测量的电压；并且所述校准机制执行对所述DUT的校准，直到所述测试电压低于预设低电压或者高于预设高电压；以及当用作所述DUT的所述分段是所述下拉电路时所述测试电压是在所述下拉电路和已知电阻的第二基准电阻器之间的节点处测量的电压；并且所述校准机制执行对所述DUT的校准，直到所述测试电压高于所述预设低电压或者低于所述预设高电压。
7.根据权利要求3的器件，其中所述基准电压是低于所述测试电压的期望电压预定百分比的第一电压；所述第二基准电压是高于所述测试电压的期望电压预定百分比的第二电压。
8.根据权利要求7的器件，还包括与第二电阻串联的第一电阻，所述第二电阻小于所述第一电阻预定百分比，所述第一电阻和所述第二电阻在从其接收所述第一电压的节点处连接，所述第一电压表示用于与所述测试电压比较的低电压；和与第四电阻串联的第三电阻，所述第四电阻比所述第一电阻高预定百分比，所述第一电阻和所述第二电阻在从其接收所述第二电压的节点处连接，所述第二电压表示用于与所述测试电压比较的高电压；其中期望所述测试电压在由该低电压和该高电压限定的电压范围内。
9.根据权利要求8的器件，其中该校准机制包括所述DUT、第一和第二基准电阻器，并且串联的电阻器被制作在单个芯片上。
10.根据权利要求8的器件，其中当所述DUT是上拉电路时，所述DUT的所述并联晶体管和串联的电阻器被耦合到相同的高电压节点上；并且当所述DUT是下拉电路时，所述DUT的所述并联晶体管和串联的电阻器被耦合到相同的低电压节点上。
11.一种用于在芯片上制作有效电路的校准器件的方法，所述方法包括提供能够表现出包括期望电特性的电特性范围的有效电路，所述有效电路具有一个或多个控制输入端；为所述有效电路提供片上校准机制，所述校准机制生成控制输出并且包括待试器件(DUT)，所述待测器件被配置作为所述有效电路的至少一个分段的副本，并且接收所述控制输出并根据所述DUT表现出的电特性和已知电参数的比较来生成测试输出，所述测试输出促使对所述控制输出进行有限调节；将来自所述校准机制的相应控制输出连接到所述有效电路的每个控制输入端，其中所述校准机制的所述控制输出动态地调节施加给所述有效电路的器件的控制输入，以使得所述有效电路表现出所述期望电特性。
12.根据权利要求11的方法，其中所述校准机制还包括第一比较器，该第一比较器接收测试电压作为第一输入；基准电压，该基准电压耦合到所述第一比较器作为第二输入；其中所述比较器执行所述基准电压和所述测试电压的比较并生成表示该比较的结果的比较输出，以及有限状态机，该有效状态机接收所述比较输出作为输入并生成所述控制输入；其中当所述比较输出是表示所述测试电压满足预定标准的第一值时，所述控制输入被提供给所述有效电路，以及当所述比较输出是表示所述测试电压不满足所述预定标准的第二值时，所述控制输入被提供给所述DUT，以调节所述测试电压更接近校准点，其中所述预定标准是导致所述有效电路表现出所述期望电特性的标准。
13.根据权利要求12的方法，所述校准机制还包括第二比较器，该第二比较器接收所述测试电压作为第二输入；第二基准电压，该第二基准电压耦合到所述第二比较器作为第一输入；其中所述第二比较器执行对所述第二基准电压和所述测试电压的下一比较并生成表示该下一比较的结果的第二比较输出；其中所述有限状态机还接收该第二比较输出作为输入并相对于所述第一和第二比较输出生成所述控制输入；其中当第二比较输出是表示所述测试电压满足所述预定标准的第一值时，所述控制输入被提供给所述有效电路，以及当所述第二比较输出是表示所述测试电压不满足所述预定标准的第二值时，所述控制输入被提供给所述DUT，以调节所述测试电压更接近所述校准点。
14.根据权利要求11的方法，其中所述DUT是配置有上拉电路和下拉电路的源极串联终接的串行链路发射器的一个分段；所述上拉电路包括多个并联的P-晶体管，所述并联的P-晶体管通过输入P-晶体管共同串联耦合到第一电阻器；所述下拉电路包括多个并联的N-晶体管，所述并联的N-晶体管通过输入N-晶体管共同串联耦合到第二电阻器；当用作所述DUT的所述分段是所述上拉电路时所述测试电压是在所述上拉电路和已知电阻的第一基准电阻器之间的节点处测量的电压；并且所述校准机制执行对所述DUT的校准，直到所述测试电压低于预设低电压或者高于预设高电压；以及当用作所述DUT的所述分段是所述下拉电路时所述测试电压是在所述下拉电路和已知电阻的第二基准电阻器之间的节点处测量的电压；并且所述校准机制执行对所述DUT的校准，直到所述测试电压高于所述预设低电压或者低于所述预设高电压。
15.根据权利要求14的方法，还包括提供与第二电阻串联的第一电阻，所述第二电阻小于所述第一电阻预定百分比，所述第一电阻和所述第二电阻在从其接收所述第一电压的节点处连接，所述第一电压表示用于与所述测试电压比较的低电压；和提供与第四电阻串联的第三电阻，所述第四电阻比所述第一电阻高预定百分比，所述第一电阻和所述第二电阻在从其接收所述第二电压的节点处连接，所述第二电压表示用于与所述测试电压比较的高电压；其中期望所述测试电压在由该低电压和该高电压限定的电压范围内。
16.根据权利要求14的方法，其中当所述DUT是上拉电路时，所述DUT的所述并联晶体管和串联的电阻器被耦合到相同的高电压节点上；以及当所述DUT是下拉电路时，所述DUT的所述并联晶体管和串联的电阻器被耦合到相同的低电压节点上。
17.根据权利要求11的方法，其中所述有效电路是源极串联终接(SST)的串行链路发射器，被配置为具有通过输入晶体管共同串联到电阻器的晶体管的并联分支；并且所述DUT是所述SST发射器的至少一个分段的副本。
18.一种用于校准反相器电路的方法，所述方法包括从待测器件(DUT)接收测试电压输出，所述DUT被配置作为期望被校准以表现出特定电特性的反相器电路的一个分段的副本，并且所述DUT接收控制输入；比较测试电压输出和已知基准电压；当该比较产生表示所述测试电压输出满足预定标准的第一结果时，将与提供给所述DUT的控制输入相同的控制输入提供给所述反相器电路；当该比较产生表示所述测试电压不满足预定标准的第二结果时，所述方法还包括有限量地动态调节所述控制输入；以及通过反馈环路将所述调节的控制输入提供给所述DUT，其中所述控制输入被连续进行所述有限量的调节，直到该比较产生第一结果。
19.根据权利要求18的方法，其中该反相器电路是源极串联终接(SST)的串行链路发射器，被配置为具有通过输入晶体管共同串联到电阻器的晶体管的并联分支。
20.根据权利要求19的方法，其中所述DUT是所述SST发射器的并联分支之一的副本，其并联的晶体管的电阻器与已知电阻的基准电阻器串联，所述方法还包括从连接所述电阻器与所述基准电阻器的节点处接收所述测试电压；在第一电阻和下一电阻之间的第二节点处测量所述基准电压，它的值是下列之一(a)小于第一电阻的期望的第一测试电压预定比例；和(b)大于第一电阻的期望的第二测试电压相同预定比例；并且将所述控制输入施加到所述并联的晶体管的漏极端，以有选择地接通/断开特定的晶体管并改变所述并联晶体管的最终阻抗，使得对所述测试电压进行有限调节，直到所述DUT表现出表示所述DUT处在校准点的电特性。
全文摘要
将待测器件(DUT)的输出阻抗基本上精确校准到预定的可允许阻抗范围。DUT是源极串联终接(SST)的串行链路发射器的一部分，其中并联晶体管的两个分支的每一个在该并联分支的特定晶体管被接通时提供一个阻抗值。该阻抗值被加到串联的电阻器，以提供输出阻抗。DUT由并联晶体管的一个分支串联一个电阻器组成。比较DUT的输出阻抗和基准电阻器的电阻，并且比较器根据输出阻抗是否落入基准电阻的预设百分比变化范围内而提供一个控制信号。该控制信号由FSM(有限状态机)处理，该FSM单独地接通或断开并联分支中的晶体管，直到DUT阻抗值落在期望范围内。
文档编号G01R35/00GK1955748SQ20061013711
公开日2007年5月2日 申请日期2006年10月20日 优先权日2005年10月28日
发明者小海登·C·克兰福特, 卡丽·E·考克斯, 史蒂文·M·克莱门茨, 弗农·R·诺曼, 威廉·P·康韦尔 申请人:国际商业机器公司