专利名称：实现同步电路异步匹配进行同测的方法及其专用测试系统的利记博彩app
技术领域：
本发明涉及一种大规模集成电路并行测试方法，尤其涉及一种实现同 步电路异步匹配进行同测的方法；此外，本发明还涉及实现上述方法的专 用测试系统。
背景技术：
在现有的大型测试仪进行同测时，所有DUT (Device Under Test, 被测元件)的同一个管脚(Pin)上从Tester Channel (测试仪通道)端 给的激励是完全一样的，如图l所示。当同步电路进行上电复位匹配同测时，匹配出现的波形位置是随机 的，而只有在某个固定的周期出现预期波形才是匹配成功，如图2所示， 只有Output (输出)在Pin 1上升沿后第六个周期出现波形才算匹配成 功，而这个波形出现的位置是随机的，不固定的。如图3所示，Output 在Pinl上升沿后不是在第六个周期出现波形，即使出现预期波形，但不 在预期的位置，也是匹配失败。因此，在目前的设备条件下无法将匹配到的DUT悬挂起来等待其他没 有匹配到的DUT继续匹配，继续进行匹配就破坏了已经匹配到的DUT的电 路状态，所以在目前条件下测试只能单测。发明内容本发明要解决的技术问题是提供-种实现同步电路异步匹配进行同
测的方法，该方法将现有设备条件下只能单测的产品扩展到了多DUT同 测，最大程度上减少了测试时间，提高了测试效率。为此，本发明还提供 实现上述方法的专用测试系统。为解决上述技术问题，本发明提供一种实现同步电路异步匹配进行同 测的方法，采用继电器将DUT管脚与测试仪通道连接，采用继电器以及上 拉电阻或下拉电阻将需要保持高电平或低电平的DUT管脚与电源或地相 连，该方法的测试步骤如下步骤l，闭合所有DUT管脚的继电器，进行 匹配测试；步骤2，判断匹配结果，对匹配成功的DUT，断开连接在测试 仪通道上的继电器，但连接在上拉电阻或下拉电阻上的继电器依然保持闭 合，维持其高电平或低电平不变；对匹配失败的DUT继续进行匹配，重复 以上步骤；步骤3，当达到设定的匹配次数时，匹配结束，将所有匹配成 功的DUT管脚上的继电器重新闭合，进行接下来的测试项目，实现同测， 匹配失败的DUT直接丢弃。当进行直流参数测试时，将所有与上拉电阻或下拉电阻相连的继电器 断开，与测试仪通道相连的继电器闭合，以满足测试要求。本发明还提供一种实现上述同步电路异步匹配同测方法的专用测试 系统，包括由测试仪、探针台和探针卡构成的硬件测试系统，以及由操作 系统、专用测试程序及专用测试向量构成的软件测试系统，该软件测试系 统运行于硬件测试系统中，所述的探针卡上设有继电器以及上拉电阻或下 拉电阻，所述的测试仪的通道和DUT管脚之间通过继电器连接，需要保持 高电平或低电平的DUT管脚与电源或地之间通过继电器以及上拉电阻或 下拉电阻连接。
和现有技术相比，本发明具有以下有益效果本发明提供的这种改造外围电路、采用可控制Relay (继电器)的设计方法，在测试时起到了将 巳经匹配成功的DUT与尚未匹配成功的DUT区分开来的效果，并将匹配成 功的DUT需要保持高(低)电平的管脚通过Relay和上(下)拉电阻的控 制保持在高(低)电平，同时将管脚与测试仪的通道断开，通过这样的方 法，可以使尚未匹配成功的DUT继续进行匹配，而不会影响己经匹配成功 的DUT的电路状态。使用本发明方法不会对其他DC (直流)测试项目产 生影响，因为这些Relay均可自由控制闭合和断开，当DC测试需要断开 这些Relay时，可以方便的断开。此外，本发明将现有设备条件下只能进 行单测的产品扩展到了 n(n〉二2)个DUT同测，例如64同测时，将测试效 率提高了64倍，产生了可观的经济效益。
图1是现有的测试仪进行同测时，测试仪通道输出给DUT管脚激励的 示意图；图2是现有的测试仪进行同测时，匹配成功的示意图；图3是现有的测试仪进行同测时，匹配失败的示意图；图4是本发明的测试仪通道与DUT管脚之间加入继电器的示意图；图5是本发明的DUT管脚与电源之间加入继电器和上拉电阻的示意图；图6是本发明实现同步电路异步匹配同测方法的专用测试系统。
具体实施例方式
下面结合附图和实施例对本发明作进--步详细的说明。 为了解决大规模集成电路在大型测试仪上进行同步电路异步匹配并行 测试的技术问题，本发明提供的一种改造外围电路的设计方法，通过对测试机台可使用资源的调查与分析，在测试仪的通道Channel到DUT管脚DUTy 之间增加了可控制继电器RELAYnl，即在探针卡(Prober Card)上安装可 控制继电器(如图4所示)，并在需要保持高电平的DUT管脚DUTy与电源VDD 之间增加了可控制继电器RELAYm2和一定阻值的上拉电阻R2 (如图5所示)。 当然，此处如果需要保持DUT管脚维持在低电平，则应在DUT管脚与GND(地) 之间增加可控制Relay和一定阻值的下拉电阻。采用本发明的方法对多芯片进行量产并行测试，可以采用如图6所示的 测试系统，该测试系统包括由测试仪、探针台和探针卡等硬件构成的硬件 测试系统l，并将由操作系统、专用测试程序及专用测试向量等构成的软件 测试系统2输入该硬件测试系统1进行测试。测试对象是量产芯片；并行测 试的个数由测试仪可以支持的方式决定，本发明方法支持单测试头2 32 同测，双测试头2 64同测。本发明方法采用了将可控制Relay和上(下)拉电阻安装在探针卡上的 方法来实现，每张卡上总共安装多DUT需要的Relay。具体实施时，首先在 程序中控制所有的可控制Relay闭合，其次进行匹配测试，并判断匹配的结 果，并将匹配成功的DUT连接在测试仪通道上的可控制Relay断开，而与上 (下)拉电阻相连的Relay继续闭合以满足测试要求；然后对尚未匹配成功 的DUT继续进行匹配，并继续以上判断和操作，当达到设定的匹配次数时(比 如10次，不同产品对匹配次数有不同的要求)，对所有DUT匹配的结果进行-个总体判断，io次匹配当中只要有一次匹配成功即是匹配成功，匹配成 功的DUT将Relay闭合继续后续项目的测试，而10次匹配均失败的DUT将被判 定为匹配失败，直接丢弃。当进行DC参数测试时，将所有与上(下)拉电阻相连的Relay断开，与 测试仪通道相连的Relay闭合，以满足测试要求。
权利要求
1、一种实现同步电路异步匹配进行同测的方法，其特征在于，采用继电器将DUT管脚与测试仪通道连接，采用继电器以及上拉电阻或下拉电阻将需要保持高电平或低电平的DUT管脚与电源或地相连，该方法的测试步骤如下步骤1，闭合所有DUT管脚的继电器，进行匹配测试；步骤2，判断匹配结果，对匹配成功的DUT，断开连接在测试仪通道上的继电器，但连接在上拉电阻或下拉电阻上的继电器依然保持闭合，维持其高电平或低电平不变；对匹配失败的DUT继续进行匹配，重复以上步骤；步骤3，当达到设定的匹配次数时，匹配结束，将所有匹配成功的DUT管脚上的继电器重新闭合，进行接下来的测试项目，实现同测，匹配失败的DUT直接丢弃。
2、 如权利要求1所述的实现同步电路异步匹配进行同测的方法，其 特征在于，当进行直流参数测试时，将所有与上拉电阻或下拉电阻相连的 继电器断开，与测试仪通道相连的继电器闭合，以满足测试要求。
3、 一种实现同步电路异步匹配同测方法的专用测试系统，包括由测 试仪、探针台和探针卡构成的硬件测试系统，以及由操作系统、专用测试 程序及专用测试向量构成的软件测试系统，该软件测试系统运行于硬件测 试系统中，其特征在于，所述的探针卡上设有继电器以及上拉电阻或下拉 电阻，所述的测试仪的通道和DUT管脚之间通过继电器连接，需要保持高 电平或低电平的DUT管脚与电源或地之间通过继电器以及上拉电阻或下 拉电阻连接。
全文摘要
本发明公开了一种实现同步电路异步匹配进行同测的方法，采用继电器将DUT管脚与测试仪通道连接，采用继电器以及上拉电阻或下拉电阻将需要保持高电平或低电平的DUT管脚与电源或地相连。本发明还公开了一种实现上述方法的专用测试系统。本发明将现有设备条件下只能单测的产品扩展到了多DUT同测，充分利用测试资源，最大程度上减少了测试时间，提高了测试效率，最大限度降低了测试成本，提高了芯片竞争力。
文档编号G01R31/28GK101153891SQ200610116560
公开日2008年4月2日 申请日期2006年9月27日 优先权日2006年9月27日
发明者杜发魁, 王逸峰 申请人:上海华虹Nec电子有限公司