专利名称：具有用于测量内部存储器宏的ac特性的测试电路的集成电路装置的利记博彩app
技术领域：
本发明涉及具有用于测量内部存储器宏的AC特性的测试电路的集成电路装置，具体地，涉及具有下述测试电路的集成电路装置，该测试电路提高了对RAM宏访问时间的测量精度，并且能够测量控制时钟的时钟宽度以及控制时钟的建立时间和保持时间的特性值。
背景技术：
除了逻辑电路以外还包括RAM或其他存储器宏的诸如ASIC装置的集成电路装置需要非常精确地测试内部RAM宏的访问时间和其他AC特性。因为这些测量是使用外部测试装置来进行的，所以建议在RAM宏的输入级和输出级中设置触发器(flip-flop)，以便响应于第一时钟脉冲，将控制时钟脉冲从输入级触发器输入到RAM宏，并且利用第二时钟将来自RAM宏的输出捕获到输出级触发器中。
图1表示RAM宏测量的现有技术的方法。将第一触发器12设置在包括在集成电路10中的RAM宏14的输入级中，而将第二触发器16设置在输出级中；来自外部测试装置18的输入信号S12被第一触发器12利用第一时钟S1的定时捕获，而控制时钟脉冲CLKt被输入到RAM宏14。此外，RAM宏数据输出Dout被第二触发器16利用第二时钟S2的定时捕获，并被提供给外部测试装置18。通过参照第一时钟S1来改变第二时钟S2的定时，以确定可以获得正确数据输出Dout的定时，来测量RAM宏14的访问时间。
RAM宏与控制时钟CLKt同步地开始读取操作，并且在规定的访问时间后输出所读出的数据输出Dout。通过选择地址Add，使得所读出的数据从H电平变为L电平、或者从L电平变为H电平，从而能够检测数据输出Dout的输出定时。
此外，例如在日本专利特开No.2001-208804中提出了一种技术，在该技术中，产生上述第一时钟S1和第二时钟S2的电路包括在该集成电路装置中，并且在通过所包括的可变延迟控制电路来修改第二时钟S2的定时的同时，执行类似的测量。
然而，当使用测量在RAM宏之前和之后设置的触发器之间的延时的方法时，由于下述的因素而使得在测量值中产生几百皮秒量级的误差，这些因素有产生测试装置控制时钟S1和S2的精确度、与控制时钟S1、S2相对应的触发器的延时差、以及触发器本身的操作精确度。SRAM和其他高速RAM的访问时间例如可以是大约1nsec，所以上述测量误差太大而不能被忽略。
因此，本发明的一个目的是提供一种具有内部测试电路的集成电路装置，该内部测试电路能够对内部RAM宏的AC特性进行精确的测量。
本发明的另一目的是提供一种具有内部测试电路的集成电路装置，该内部测试电路能够精确地测量内部RAM的时钟访问时间，并且能够精确地测量控制脉冲(或者控制时钟)的脉冲宽度以及控制脉冲(或者控制时钟)的建立时间和保持时间的特性值。
发明内容
本发明的第一方面是一种集成电路装置，其具有存储器宏和测试控制电路，该存储器宏在正常操作期间响应于控制脉冲而锁存输入地址，并产生与该输入地址相对应的数据输出，该测试控制电路在测试期间执行存储器宏特性测试。通过连接规定数量的级来构造环形振荡器，这些级包括一个或更多个存储器宏单元，该存储器宏单元具有存储器宏和脉冲发生电路，该脉冲发生电路在测试期间响应于输入脉冲而产生用于测试的控制脉冲；并且该测试控制电路测量环形振荡器的振荡频率或周期。
根据该第一方面，将存储器宏的数据输出提供给后级脉冲发生电路以产生控制脉冲，以使得包括存储器宏的环形振荡器进行振荡。通过将振荡周期除以规定数量的级，并将脉冲发生电路的延时排除在外，可以精确地测量存储器宏的访问时间。
在本发明的上述第一方面的优选实施例中，可以对脉冲发生电路的脉冲宽度进行可变控制，并且在对控制脉冲宽度进行可变控制的同时，监测环形振荡器的振荡状态。通过这种方式，可以测量控制脉冲宽度的极限值。
在本发明的上述第一方面的另一优选实施例中，通过可变延迟电路的规定延时来提供环形振荡器中的振荡脉冲，作为存储器宏的测试地址。通过对该可变延迟电路的延时的可变控制，能够测量存储器宏的建立时间和保持时间的极限值。
图1表示现有技术的RAM宏测量方法；图2表示包括一个方面的测试电路的集成电路装置的结构；图3表示具有RAM宏的RAM宏单元RMU的结构；图4表示脉冲发生电路32的结构和操作波形；图5是表示在一个方面的测试期间环形振荡器的操作的操作波形图；图6A和图6B说明了脉冲发生电路32中的延时；图7表示能够对控制时钟的脉冲宽度进行可变控制的脉冲发生电路；图8表示在一个方面测量建立时间的极限值的测试电路；图9是表示测量建立时间的测试操作的波形图；图10表示在一个方面测量保持时间的极限值的测试电路；图11是表示测量保持时间的测试操作的波形图；图12表示包括两个环形振荡器级的测试电路；以及，图13表示包括一个环形振荡器级的测试电路。
具体实施例方式
下面参照附图来说明本发明的实施例。
图2表示本发明一实施例中的包括测试电路的集成电路装置的结构。该集成电路装置除了具有内部逻辑电路30以外，还具有诸如RAM宏(未示出)的存储器宏。具有内部RAM宏的RAM宏单元RMU1、2、3的输出OUT1、2、3与后一级RAM宏单元的输入IN2、3、1以级联的方式相连，而在最后一级中的RAM宏单元RMU3的输出OUT3经由NAND门26和逆变器28反馈到初级RAM宏单元RMU1的输入IN1，以形成环形振荡器。
图3表示具有RAM宏的RAM宏单元RMU的结构。RAM宏14具有输入锁存电路141，用于响应于作为控制脉冲的控制时钟CLK而输入地址ADD、数据输入Din和写使能信号WE；以及存储磁芯142，其至少具有解码器、存储器单元阵列和输出电路，RAM宏14输出读出数据Dout。RAM宏单元RMU除了具有RAM宏14之外，还具有脉冲发生电路32，用于产生用于测试的控制脉冲CLKt。该脉冲发生电路32响应于输入脉冲IN的上升沿和下降沿而生成用于测试的控制脉冲CLKt。
此外，在RAM宏14中设置有输入侧开关电路SWin和输出侧开关电路SWout。在正常操作期间，这些开关电路向输入锁存电路141提供地址信号Add和系统时钟SCLK，作为地址信号ADD和控制时钟CLK，并且输出数据输出Dout。另一方面，在测试期间，开关电路SWin输入由脉冲发生电路32产生的测试控制脉冲CLKt作为控制时钟CLK，而开关电路SWout输出读出数据输出Dout作为RAM宏单元数据输出脉冲OUT。经由输入侧开关电路SWin将数据输出脉冲OUT提供给输入锁存电路141，作为构成地址信号ADD的一部分的测试地址位TAdd。在正常操作期间和测试期间，通过测试切换信号TSW对开关电路SWin和Swout进行切换。
将与第一地址(TAdd＝L电平)相对应的H电平数据以及与第二地址(TAdd＝H电平)相对应的L电平数据写入到存储磁芯142中。因此，在测试期间，将数据输出Dout作为测试地址TAdd进行反馈，从而每一次提供测试控制时钟脉冲CLKt时，所输出的数据输出Dout都在H电平和L电平之间重复交替。即，当在数据输出Dout＝TAdd＝L电平的状态下提供测试控制脉冲CLKt时，提供对应的第一地址数据输出Dout＝H电平。然后，当随后提供测试控制脉冲CLKt时，输出与第二地址相对应的数据输出Dout＝L电平。
图4表示脉冲发生电路32的结构和操作波形。脉冲发生电路32包括NAND门321、322、323，逆变器324、326，以及串联的偶数个逆变器级325。通过逆变器324和逆变器系列325以及NAND门321，响应于输入脉冲IN的上升沿而生成脉冲信号，并且通过逆变器系列325和逆变器326以及NAND门322，响应于输入脉冲IN(即，逆变器324的输出的上升沿)的下降沿而生成脉冲信号。
在该输入IN处于L电平的状态下，串联的偶数个逆变器级325的输出为H电平，并且在该输入IN在输入脉冲的上升沿处进入H电平的瞬时，NAND门321的输出进入L电平。在逆变器324和逆变器系列325的延时过去之后，逆变器系列325的输出则变为L电平，而NAND门321的输出返回到H电平。即，响应于输入脉冲IN的上升沿而在NAND门321的输出中产生负脉冲。此时，NAND门322的输出被固定为H电平，以使得来自NAND门321的负脉冲被NAND门323反转，并且该负脉冲通过NAND门323，从而产生测试控制脉冲CLKt。
与上述相反，在输入脉冲IN的下降沿，由于逆变器系列325、逆变器326和NAND门322而使得在NAND门322的输出中产生负脉冲，并且该负脉冲被反转并通过NAND门323，以产生测试控制脉冲CLKt。因此，如图4所示，响应于输入脉冲IN的上升沿和下降沿而产生测试控制脉冲CLKt。
返回到图2，如上所述，将与第一地址(TAdd＝L电平)相对应的H电平数据以及与第二地址(TAdd＝H电平)相对应的L电平数据写入到RAM宏单元RMU1、2、3中的存储磁芯中。此外，响应于输入脉冲IN的上升沿和下降沿而产生控制脉冲CLKt，以控制内部RAM宏，并且输出数据输出Dout。因此，在测试期间，响应于输入脉冲IN的两个沿，RAM宏单元RMU1、2、3分别开始RAM宏读取操作，并使输出OUT1、2、3在H电平和L电平之间交替变化。因此，将这三个RAM宏单元RMU1、2、3级联连接，并且连接最后一级单元RMU3的输出OUT3，以使其反馈到初始级，从而由RAM宏单元构造成环形振荡器。
RAM宏访问时间图5是表示在该实施例中，环形振荡器在测试期间的操作的操作波形图。在图2所示的测试电路22中，在执行测试之前，将H电平和L电平写入到各个RAM宏中的规定地址中。如上所述，这些规定地址与写入数据之间的关系使得H电平数据与第一地址(TAdd＝L电平)相对应，而L电平数据与第二地址(TAdd＝H电平)相对应。在将RAM宏单元RMU1、RMU2、RMU3的地址分别设置为第一、第二和第一地址的状态下，当提供一个系统时钟SCLK的脉冲时，从各个RAM宏单元输出数据输出OUT1＝H、OUT2＝L、OUT3＝H。以上为初始化操作。
此后，测试控制电路22响应于来自外部设备的测试信号TEST而将测试开关信号TSW设置为H电平，并且通过这三个RAM宏单元构成一环形振荡器。在这种状态下，测试设置信号TSET为L电平，因此设置电路24向NAND门26的输入端提供H电平。当测试控制电路22将测试设置信号TSET切换到H电平时，对NAND门26的两个输入都变为H电平，其输出从H电平切换为L电平，并且逆变器28使得初级RAM宏单元RMU1的输入IN1从L电平上升到H电平。
响应于输入IN1中的这种变化，初级RAM宏单元RMU1内的脉冲发生电路32产生控制脉冲CLKt1。该控制脉冲CLKt1被用作初级RAM宏单元中的RAM宏14的触发器，以捕获地址Add、TAdd1(＝ADD)，并且开始读取操作。通过该读取操作，在规定的访问时间之后，将数据输出OUT1从H电平切换到L电平。
将初级单元数据输出OUT1的这种切换作为输入IN2提供给第二级RAM宏单元RMU2，并且该RAM宏单元中的脉冲发生电路32产生控制脉冲CLKt2。使用该控制脉冲CLKt2作为触发器，第二级RAM宏14捕获L电平地址TAdd2和另一地址Add，执行读取操作，并将数据输出OUT2切换到H电平。第三级RAM宏单元RMU3执行类似的操作，并且将数据输出OUT3切换到L电平。
将最后一级RAM宏单元RMU3的数据输出OUT3中的变化经由NAND门26和逆变器28提供给初级单元RMU1的输入IN1，并且响应于该输入IN1中的变化，生成控制脉冲CLKt1，执行读操作，并将数据输出OUT1切换到H电平。此后，在第二和第三级中类似地执行读取操作，并且同样按顺序来切换数据输出OUT2、OUT3。
通过以上操作，包括三个RAM宏单元级的环形振荡器进行振荡。测试控制电路22例如提取第三级RAM宏单元RMU3的数据输出OUT3，并且测量该单元的振荡频率或周期。
然而，环形振荡器除了包括三个RAM宏14之外，还包括脉冲发生电路32、NAND门26和逆变器28。因此，必须从上述测量周期中除去这些延时。此外，RAM宏14中的输入/输出级开关SWin和SWout通过例如使用CMOS传输门或类似的结构，来几乎无延迟地执行切换。
图6A和6B说明了脉冲发生电路32中的延时。如上所述，在脉冲发生电路32中，当输入IN从L电平上升到H电平时，在图6A所示的NAND门321、323的通道中产生控制脉冲CLKt，而当输入IN从H电平降到L电平时，在图6B所示的逆变器324、NAND门322、323的通道中产生控制脉冲CLKt。因此，在图2所示的包括三个宏单元级的环形振荡器中，除了三个RAM宏之外，振荡周期还包括七个NAND门、两个或三个逆变器的延时。
测试控制电路22可以使用逆变器和NAND门与环形振荡器结合，而且可以根据每一个逆变器和NAND门的周期来确定延时，或者可以预先提供每一个逆变器和NAND门的延时数据。在任一情况下，包括RAM宏单元的环形振荡器的周期(排除了上述延时)成为RAM宏访问时间。
测试控制电路22除了测量RAM宏访问时间之外，还在控制时钟脉冲CLKt的脉冲宽度的可变控制期间，测量环形振荡器的振荡停止的极限。或者，测试控制电路22通过可变地控制提供地址TAdd的定时，以对RAM宏控制时钟脉冲CLKt的上升沿的建立时间和保持时间进行可变地控制，来测量环形振荡器的振荡停止的极限值。
在上述环形振荡器的操作的初始化操作中，将三个RAM宏单元级的数据输出OUT1、2、3分别设置为H、L和H电平。然而，数据输出OUT1、2、3也可以全部为H电平；或者可以全部为L电平。或者，可以使用任意组合。包括在各个RAM宏单元中的脉冲发生电路响应于输入IN脉冲的上升沿或下降沿而生成控制脉冲CLKt，因此每次访问数据输出时电平的切换都发生改变，并且任何一个切换方向都是可接受的，这就足够了。
控制时钟的脉冲宽度图7表示能够对控制时钟的脉冲宽度进行可变控制的脉冲发生电路。使用可变延迟单元327替代图4中所示的脉冲发生电路的逆变器系列325。并且设置了延迟控制电路328，用于向可变延迟单元327提供延迟控制信号329。延迟控制电路328响应于控制信号CNT，通过输出规定的延迟控制信号329来执行对可变延迟单元327的延迟量的可变控制。除此以外，该结构与图4中所示的结构相同。
该逆变器系列的延时与控制脉冲CLKt的脉冲宽度相对应。因此，通过延长可变控制单元327的延迟量，使得控制脉冲CLKt的脉冲宽度更长，而且通过缩短可变控制单元327的延迟量，使得控制脉冲CLKt的脉冲宽度更短。
因此，在该实施例中，在图2的三个RAM宏单元级中，初级RAM宏单元RMU1中的脉冲发生电路是由图7的电路构成的，并且从测试控制电路22输出用于控制脉冲宽度的脉冲宽度控制信号CNT。该脉冲宽度控制信号CNT可以由来自外部设备的测试控制信号Tcnt控制。在测试期间，如图5所示，在使环形振荡器进行振荡的状态下，初级RAM宏单元RMU1中的控制脉冲CLKt1的脉冲宽度由脉冲宽度控制信号CNT可变地控制。即，如图5所示，在控制脉冲CLKt1的脉冲宽度d1逐渐缩短或逐渐加长时，测试控制电路22监测是否保持了环形振荡器的振荡操作。
通过RAM宏规范(specifications)来规定该控制脉冲的最小脉冲宽度，并且通过使得能够可变地控制脉冲宽度，可以根据是否保持了环形振荡器的振荡操作，来检查初级RAM可以在脉冲宽度d1的哪一个范围内正常操作。
建立时间图8表示在该实施例中测量建立时间的极限值的测试电路。图3中所示的RAM宏14与控制时钟CLK的上升沿同步地捕获并锁存地址ADD。因此，必须测量地址ADD相对于控制时钟CLK的建立时间和保持时间的限制范围。在图8所示的测试电路中，提供通过延迟第二级数据输出OUT2(而不是初级数据输出OUT1)所获得的信号，作为用于初级RAM宏单元RMU1的测试的地址TAdd1。此外，第二级数据输出OUT2是初级数据输出OUT1的反信号，因此提供第二级数据输出OUT2反转的结果作为初级测试地址TAdd1。并且，从测试控制单元22向可变延迟电路34提供建立时间控制信号TSA，其用于控制可变延迟电路34的延迟量。除此以外，该结构与图2所示的结构相同。
图9是表示测量建立时间的测试操作的波形图。在提供给初级RAM宏的控制脉冲CLKt1的上升沿与用于切换初级数据输出OUT1的定时之间，存在与由于三级RAM宏单元而导致的延时对应的时间差。因此，如果采用初级数据输出OUT1作为测试地址TAdd1，如图2所示，则建立时间过长。因此，在该实施例中，第二级RAM宏单元的数据输出OUT2被延迟和反转，并被提供作为初级测试地址TAdd1。
如图9所示，通过将第二级数据输出OUT2反转并由于可变延迟电路34而使其延迟了延时d2，来产生初级测试地址TAdd1。通过对延时d2的可变控制，可以可变地控制建立时间tsa，该建立时间tsa是测试地址TAdd1的切换定时与控制时钟CLKt1的上升沿之间的时间差。此外，因为第二级数据输出OUT2的切换定时较接近于控制脉冲CLKt1的上升沿，所以不必使可变延迟电路34的延迟量很大。还可以对初级和第三级数据输出OUT1和OUT3进行延迟，以用作初级测试地址TAdd1；但在这种情况下，可变延迟电路的延迟量必须较大，而且电路的尺寸也会变大。
测试控制电路22通过建立时间控制信号TSA来可变地控制可变延迟电路34的延迟量d2，可变地控制初级RAM宏单元中的RAM宏14的建立时间tsa，并且可以进行监测以确定环形振荡器的振荡在哪个建立时间停止，以测量建立时间的极限值。因此，可以使用来自外部测试装置的控制信号Tcnt来设置该建立时间控制信号TSA，并且可以将测试控制电路22的测试结果信号Tout输出给外部测试装置，以表示环形振荡器是否正在进行振荡。或者，测试控制电路22可以自动修改延迟量d2，每一次都记录是否存在振荡，并且最终输出所记录的结果。
保持时间图10表示该实施例中的用于测量保持时间的极限值的测试电路。与图2的不同之处在于第三级(其为前级)的数据输出OUT3被延迟并被提供给初级RAM宏单元RMU1的测试地址TAdd1，并且可以通过保持时间控制信号THA来改变可变延迟电路36的延迟量。与初级数据输出OUT1相比，第三级的数据输出OUT3被延迟了大约一个周期，以通过可变延迟电路36来反转和延迟数据输出OUT3，并将其作为测试地址TAdd1提供。除此以外，该结构与图2中的结构相同。
图11是表示用于测量保持时间的测试操作的波形图。可变延迟电路36将第三级数据输出OUT3延迟规定延时d3并使其反转，并且提供该结果作为测试地址信号TAdd1。响应于第三级数据输出OUT3的变化而产生初级控制脉冲CLKt1，以通过将第三级数据输出OUT3延迟延时d3，来使得测试地址信号TAdd1能够在控制脉冲CLKt1的上升沿之后经过保持时间tha处发生改变。通过对该延时d3的可变控制，可以对相对于初级控制脉冲CLKt1的保持时间tha进行可变控制。
因此，在环形振荡器正在进行振荡的状态下，测试控制电路22可以通过逐渐缩短保持时间tha来检测用于停止振荡操作的保持时间的极限值。
如图11所示，甚至通过对第二级数据输出OUT2进行延迟并提供给初级测试地址TAdd1，也可以可变地控制保持时间。然而，必须使延迟量更大。在这种情况下，也必须对第二级数据输出OUT2进行反转。
如上所述，通过使环形振荡器电路中的任何一个振荡时钟(或者振荡脉冲)延迟规定量，可以产生初级RAM宏单元的测试地址TAdd1，并且通过可变地控制该延时，可以检测建立时间的极限值和保持时间的极限值。在上述图8和图10示例中，为了使可变延迟电路的延迟量较小，使用通过延迟第二级数据输出OUT2而获得的测试地址TAdd1来测量建立时间的极限值，并且使用通过延迟第三级数据输出OUT3而获得的测试地址TAdd1来测量保持时间的极限值。通过设置图8和图10的可变延迟电路34、36，并且使用切换装置来切换它们的延迟信号，可以使用普通测试电路来测量建立时间和保持时间的极限值。
在上述实施例中，使用三个RAM宏单元级来构造环形振荡器；但是也可以使用一级或两级来构造环形振荡器。如果执行写入，以使得每一个RAM宏都输出测试地址的反转信号作为数据输出，则每一次对RAM宏单元的输入IN变化时，后续级RAM宏单元的数据输出也变化，从而可以使环形振荡器进行振荡。
图12表示包括两个环形振荡器级的测试电路。环形振荡器由初级RAM宏单元RMU1、第二级RAM宏单元RMU2、NAND门26和逆变器28构成。该环形振荡器的振荡操作与图5的类似。然而，振荡周期是两个RAM宏单元级RMU1、2，NAND门26和逆变器28的延时的总和；因为不存在图2的振荡电路中的第三级单元，所以振荡周期缩短了该量。
在图12的示例中，为了对控制时钟的脉冲宽度进行可变控制，测试控制电路22将脉冲宽度控制信号CNT提供给初级RAM宏单元RMU1。此外，为了测量建立时间和保持时间的极限值，设置用于延迟初级数据输出OUT1的第一可变延迟电路38以及用于延迟第二级数据输出OUT2的第二可变延迟电路40。并且，测试控制电路22将建立时间控制信号TSA和保持时间控制信号THA提供给这些可变延迟电路38和40，以执行对延时的可变控制并检测相应的极限值。
图13表示包括一个环形振荡器级的测试电路。在该示例中，RAM宏单元RMU1的数据输出OUT1通过NAND门26和逆变器28，并且被反馈到输入IN1。振荡操作与图5的类似。结果，该环形振荡器的振荡周期是RAM宏单元RMU1、NAND门26和逆变器28的延时的总和。通过来自测试控制电路22的脉冲宽度控制信号CNT来控制RAM宏单元RMU1中的脉冲发生电路的脉冲宽度。为了测量建立时间和保持时间的极限值，设置第一可变延迟电路38和第二可变延迟电路40，由来自测试控制电路22的控制信号TSA和THA对它们各自的延时进行控制。
如上所述，根据该实施例，连接RAM宏以构造环形振荡器，以使得可以精确地测量RAM宏访问时间，而不需要从外部源提供时钟脉冲。此外，只要RAM宏正常操作，就可以利用环形振荡器的振荡操作来容易地测量控制时钟脉冲宽度的极限值以及建立时间和保持时间的极限值。
工业实用性根据本发明，通过提供能够准确测量集成电路装置中的RAM宏的AC特性的测试电路，可以通过该集成电路本身来执行对内置RAM宏的AC特性测试，从而使其在半导体工业中使用的可能性很高。
本申请是2003年7月22日提交的国际申请PCT/JP03/09231(现在未决)的继续，在此通过引用将其并入。
权利要求
1.一种包括存储器宏的集成电路装置，其具有至少一个存储器宏，其响应于所提供的控制脉冲而输出数据输出信号；以及测试电路，其测量所述存储器宏的特性，其中，在测试期间，所述测试电路通过脉冲发生电路和存储器宏来构造存储器宏单元，所述脉冲发生电路响应于输入脉冲而生成测试控制脉冲，并且所述存储器宏单元响应于所述测试控制脉冲而交替地输出第一和第二数据输出信号；并且通过以规定数量的级的方式级联所述存储器宏单元来构造环形振荡器，该规定数量为1或更大，最后一级存储器宏单元的输出被反馈到初级存储器宏单元的输入，所述测试电路用于测量所述环形振荡器的振荡频率或周期。
2.根据权利要求1所述的集成电路装置，其中，在所述存储器宏单元内的存储器宏中，在第一地址中存储有第一数据，在第二地址中存储有与该第一数据极性相反的第二数据，所述数据输出信号被作为输入地址反馈到所述存储器宏，通过该第一数据反馈使所述输入地址变为该第二地址，而通过该第二数据反馈使所述输入地址变为该第一地址。
3.根据权利要求1所述的集成电路装置，其中，所述测试电路对从向所述脉冲发生电路提供输入脉冲到产生所述测试控制脉冲的延时进行测量，并且从所述环形振荡器的振荡频率或周期中除去所述脉冲发生电路的延时。
4.根据权利要求1所述的集成电路装置，其中，所述脉冲发生电路响应于所述输入脉冲的上升沿和下降沿而产生所述测试控制脉冲。
5.根据权利要求1所述的集成电路装置，其中，所述测试电路生成用于控制所述测试控制脉冲的脉冲宽度的脉冲宽度控制信号，所述脉冲发生电路输出脉冲宽度根据该脉冲宽度控制信号而变化的测试控制脉冲，并且所述测试电路检测所述环形振荡器是否正在进行振荡。
6.根据权利要求1所述的集成电路装置，其中，所述测试电路通过级联至少第一、第二和第三存储器宏单元来构造所述环形振荡器；经由可变延迟电路将所述第二存储器宏单元的存储器宏数据输出信号连接到所述第一存储器宏单元内的存储器宏的地址端子；并且所述测试电路可变地控制所述可变延迟电路的延时，并且根据该可变控制来检测所述环形振荡器是否正在进行振荡。
7.根据权利要求1所述的集成电路装置，其中，所述测试电路通过级联至少第一、第二和第三存储器宏单元来构造所述环形振荡器；经由可变延迟电路将所述第三存储器宏单元的RAM宏的数据输出信号提供给所述第一存储器宏单元内的存储器宏的地址端子；并且所述测试电路可变地控制所述可变延迟电路的延时，并且根据该可变控制来检测所述环形振荡器是否正在进行振荡。
8.根据权利要求1所述的集成电路装置，其中，所述测试电路通过级联至少第一、第二和第三存储器宏单元来构造所述环形振荡器；经由第一可变延迟电路将所述第二存储器宏单元的存储器宏的数据输出信号，以及经由第二可变延迟电路将所述第三存储器宏单元的存储器宏的数据输出信号分别提供给所述第一存储器宏单元内的存储器宏的地址端子；并且所述测试电路可变地控制所述第一或第二可变延迟电路的延时，并且根据该可变控制来检测所述环形振荡器是否正在进行振荡。
9.根据权利要求1所述的集成电路装置，其中，所述测试电路通过级联至少第一和第二存储器宏单元来构造所述环形振荡器；经由可变延迟电路将所述第二存储器宏单元的存储器宏的数据输出信号提供给所述第一存储器宏单元内的存储器宏的地址端子；并且所述测试电路可变地控制所述可变延迟电路的延时，并且根据该可变控制来检测所述环形振荡器是否正在进行振荡。
10.根据权利要求1所述的集成电路装置，其中，所述测试电路通过将第一存储器宏单元的输出连接到该第一存储器宏单元的输入来构造所述环形振荡器；经由可变延迟电路将所述第一存储器宏单元的存储器宏的数据输出信号提供给所述第一存储器宏单元内的存储器宏的地址端子；并且所述测试电路可变地控制所述可变延迟电路的延时，并且根据该可变控制来检测所述环形振荡器是否正在进行振荡。
11.一种包括存储器宏的集成电路装置，其具有存储器宏，其在正常操作期间，响应于控制脉冲而锁存输入地址，并且生成与该输入地址相对应的数据输出；以及，测试控制电路，其在测试期间，执行所述存储器宏的特性测试，其中将多个存储器宏单元以规定数量的一个或更多个级的方式相连来构造环形振荡器，该多个存储器宏单元分别具有存储器宏和脉冲发生电路，该脉冲发生电路在测试期间响应于输入脉冲而生成测试控制脉冲，并且所述测试控制电路检测所述环形振荡器的振荡频率或周期。
12.根据权利要求11所述的集成电路装置，其中，所述测试控制电路可变地控制所述脉冲发生电路的脉冲宽度，并且监测所述环形振荡器的振荡或者振荡停止。
13.根据权利要求11所述的集成电路装置，还包括可变延迟电路，用于延迟由所述环形振荡器进行振荡的时钟脉冲，并将经延迟的时钟脉冲作为测试地址提供给任何一个存储器宏单元，其中所述测试控制电路在对所述可变延迟电路的延迟量进行可变控制的同时，对所述环形振荡器的振荡或者振荡停止进行监测。
全文摘要
一种集成电路装置包括存储器宏，用于在正常操作期间响应于控制脉冲而锁存输入地址，并产生与输入地址相对应的数据输出；以及测试控制电路(22)，用于在测试期间执行对存储器宏的特性测试。一个或更多个存储器宏单元(RMU1、RMU2、RMU3)分别具有脉冲发生电路，用于在测试期间响应于输入脉冲而产生用于测试的控制脉冲；以及存储器宏，其被连接以形成环形振荡器，并且该测试控制电路测量环形振荡器的振荡频率或周期。当存储器宏的数据输出被提供给后续级的脉冲发生电路以产生控制脉冲时，环形振荡器进行振荡。振荡周期被划分为预定数量的级，去除脉冲发生电路的延迟，由此高精确度地测量存储器宏的访问时间。
文档编号G01R31/28GK1802708SQ0382682
公开日2006年7月12日 申请日期2003年7月22日 优先权日2003年7月22日
发明者牧康彦 申请人:富士通株式会社