半导体装置的包装结构、半导体装置的包装方法和压纹带的利记博彩app

专利名称：半导体装置的包装结构、半导体装置的包装方法和压纹带的利记博彩app
技术领域：
本发明涉及将封装在带上的半导体装置在和压纹带(embossed tape) 一起卷绕在卷盘上的状态下出货运输的半导体装置的包装结构、包装方法以及在包装中使用的压纹
带ο
背景技术：
液晶显示器等的驱动IC或者驱动LSI中，存在TCP(Tape CarrierPackage)和 COF (Chip on Film)等的封装方式。这些分别被称为TAB (Tape Automated Bonding)带。 在封装在TAB带上的半导体芯片中，使用薄膜封装型的IC或者LSI。这样的TAB带，是在带状的薄膜上设置封装有半导体芯片且形成有布线图案的电 路而成的，其整体厚度薄，可以在任意的位置上按一定程度随意弯曲。因此，TAB带对液晶 显示器的小型化以及薄型化作出了贡献，并从其背景来看，近几年为了在搭载有液晶显示 器的电视机等的价格竞争中取胜，生产率的提高是被业界所期望的。因此，作为提高生产率 的一个方法，期望能够实现TAB带的长尺寸化。以往，考虑到操作性和易于保管、运输等问题，对于封装有半导体芯片的TAB带， 通常以卷绕在卷盘上的形态进行包装，并进行出货、运输。此时，TAB带与作为缓冲部件的且 形成有突起部的带(也就是被称为隔离带(spacer tape)或压纹带的带)一起进行卷绕。 这是为了保护卷绕在卷盘上的TAB带的电路面，同时也从机械外力中保护半导体芯片。图23是表示使用以往的隔离带500将TAB带550卷绕在卷盘上时的状态的剖面 图。在以往的隔离带500中，形成在带501的一侧的面上的压纹部502和形成在带501 的另一侧的面上的压纹部503等间隔地设置在带501的两端。此外，压纹部502和压纹部 503是交互配置的。压纹部502和压纹部503的峰高大致相等，并充分确保该峰高可以保护 TAB带550的电路面。但是，在一个卷盘上能够卷绕的TAB带550的长度，取决于包括压纹部502和压纹 部503中的峰高在内的隔离带500的总厚度。隔离带500的总厚度变大时，即使在卷盘上 卷绕相同长度的TAB带550，卷绕后的外径也会变大。因此，必须使用更大的卷盘。但是，在出货、运输中使用的卷盘，其尺寸基本是标准化的，小型的卷盘的尺寸是 (p405mm，其次大的卷盘的尺寸是(p530mm。因此，如果只是将卷盘的尺寸提高一个规 格，或只是进行TAB带的长尺寸化，就会导致卷盘的大型化，与q)405mm规格的卷盘相比， 使用大型且结构强度高的高成本的(p530mm规格的卷盘时，所需要的设备改造投资会增 大。此外，使用大型的卷盘时，会引起需要的保管空间增大、单位占地面积的生产率下降、运 输费用增加等问题。因此，无法提高生产率。也就是说，使用以往的隔离带500时，难于实 现TAB带550的长尺寸化。对此，例如在专利文献1和专利文献2中记载了可实现TAB带的长尺寸化的隔离
带ο
图24是表示使用专利文献1所记载的隔离带600将tab带550卷绕在卷盘上时 的状态的剖面图。在隔离带600中，形成在带601的一侧的面上的凸起部602和形成在带601的另 一侧的面上的凸起部603等间隔地交互排列在带601的两端。此外，凸起部602和凸起部 603是交互配置的。凸起部603的高度比凸起部602的高度要低。由此，在防止损伤tab带 550的两面的同时，增加了 tab带550的卷绕量。图25是表示使用专利文献2所记载的隔离带700将tab带750卷绕在卷盘上时 的状态的剖面图。在隔离带700上，只在带701的一侧的面的两端上等间隔地设置了突起部702。隔 离带700，可以有效地用于只需保护封装半导体芯片之前的tab带的单面的情况下，而且， 只在单面上形成了突起部702，因此，tab带750的卷绕量会增加。[专利文献1]日本国公开专利公报特开2004-327550号公报(2004年11月18日 公开)[专利文献2]日本国公开专利公报特开平6-80177号公报(1994年3月22日公 开)[专利文献3]日本国公开专利公报特开2006-310476号公报(2006年11月9日 公开)

发明内容
但是，在专利文献1所记载的隔离带600和专利文献2所记载的隔离带700中存 在以下问题，即无法在充分确保出货、运输时对tab带的保护的同时，满足近年来所期望的 tab带的卷绕量要求。也就是说，近几年，期望在(p405mm规格的小型卷盘上卷绕约为80m的tab带。 在以往，一般在(p405mm规格的小型卷盘上卷绕约40m的tab带，即使使用专利文献ι中 记载的隔离带600，也只能卷绕约60m。此外，在专利文献2中记载的隔离带700，是针对封装半导体芯片之前的tab带 750而使用的，因此，在出货、运输已封装半导体芯片的tab带时，对该tab带的保护对策不 够充分。由于出货、运输中会产生震动，因此为了防止对半导体芯片等的损伤，需要充分确 保突起部702的高度。如果是只要求突起部的高度小的隔离带，例如在专利文献3中记载了 在电路制造工艺中使用的，突起部的高度小的半导体封装电路带用的层压(laminate)隔 离带。这种层压隔离带，是以形成电路前的生带的状态开始使用为目的的，因此可以减小突 起部的高度。但是，例如，只是减小隔离带的突起部的高度或者作为出货、运输时使用的隔离带 利用电路制造工艺中被使用的突起部高度小的层压隔离带时，在与tab带一起进行卷绕的 状态下，有时隔离带的薄膜面会与tab带发生接触。为了防止因接触时的摩擦带电所引起 的装置损坏，在隔离带中添加导电材料或涂覆导电材料来赋予其导电性。作为适合赋予导 电性的材料，一般要使用碳。但是，碳单体具有和金属相近的电阻值，因此摩擦而产生灰尘 时引起漏电不良的可能性非常高。由此，出于出货、运输时的产品保护的目的，不能只是降低突起部的高度。因此，即使使用专利文献2中记载的隔离带700以及专利文献3中记载的层压隔离带，也无法满足 在出货、运输时充分确保对TAB带的保护的同时在(p405mm规格的小型卷盘上卷绕约80m 的TAB带的要求。本发明是鉴于所述问题而进行的，其目的是提供一种在充分确保出货运输时对 TAB带的保护的同时，能够卷绕所期望的量的TAB带的包装结构，并且还提供压纹带。为了解决所述课题，本发明所涉及的半导体装置的包装结构，具有半导体装置和 导电性的压纹带卷绕在导电性的卷盘上的结构，其中，所述半导体装置具有固定在其反复 形成有布线图案的带状的绝缘薄膜上且与所述各布线图案电连接的多个半导体芯片；所述 压纹带具有在其带状的导电薄膜的一侧的面上沿带长方向连续形成的突起部，该半导体装 置的包装结构特征在于所述半导体装置和所述压纹带是，在相对叠合所述绝缘薄膜上固 定有所述半导体芯片的面与所述导电薄膜上突设有所述突起部的面的形态下卷绕在所述 卷盘上的；并且，在所述半导体芯片的厚度为t并且0. 2彡t彡0. 625mm、所述导电薄膜的 厚度约为0. 125mm时，所述压纹带的总厚度为t+0. 4mm以上并且1. Imm以下。根据所述构成方案，压纹带的总厚度是根据半导体芯片的厚度和导电薄膜的厚度 来规定的，从而能够充分确保在出货、运输时对半导体装置的保护。此外，例如在现有技术 中，一般在(p405mm规格的小型卷盘上卷绕约40m的半导体装置，即无法满足在同规格的 卷盘上卷绕约80m的半导体装置的期望。而根据本发明的所述构成方案，可以在(p405mm 规格的卷盘上卷绕约80m的半导体装置。由此，能够在出货、运输时对半导体装置给予充分 保护，并能包装所期望的卷绕量的半导体装置。此外，本发明所涉及的半导体装置的包装结构中，优选的，所述绝缘薄膜的固定有 所述半导体芯片的面的相反面与所述导电薄膜的突设有所述突起部的面的相反面之间， 80%以上的面积是紧密接触的。由此，可以抑制所述两个面之间的突起部的峰所引起的局 部摩擦，不容易产生灰尘，并且通过使导电性的压纹带与固定有半导体芯片的面的相反面 的80%以上的面积相接触，可以减少运输时产生的震动等引起的固定有半导体芯片的绝缘 薄膜的带电量，从而能减少静电对半导体芯片的损伤。此外，即使在产生了灰尘并附着到半导体装置上的情况下，也要通过向压纹带 赋予高导电性来避免漏电不良等问题。为了实现这个目的，本发明的半导体装置的包装 结构中，优选的，所述压纹带的表面电阻值为106Ω以上且ΙΟ9Ω以下，特别优选的是， 在所述压纹带上涂覆固有电阻值为106Ω ΙΟ9Ω的稳定的高分子材料，例如聚噻吩 (polythiophene) □聚吡咯(polypyrrole) □聚苯胺(polyaniline)等材料，这样即使产生 了灰尘，还是具有初期的电阻值。导电性高(小于106Ω)的压纹带，带电后会立即产生电 荷移动，并且会发生大电流流入半导体芯片，而半导体芯片因静电被损坏的现象。此外，在 超过1012Ω的绝缘性压纹带中，会始终存积有电荷，因此压纹带与半导体芯片接触时，半导 体芯片上会发生因带电引起的静电损坏。此外，本发明的半导体装置的包装结构中，所述压纹带优选为由聚对苯二甲酸乙 二酉旨(polyethylene terephthalate)、聚蔡二甲酸乙二酉旨(polyethylene naphthalate)、 聚酰亚胺(polyimide)、聚醚酰亚胺(polyetherimide)、聚砜、聚乙烯、聚丙烯、聚酰胺 (polyamide)或聚醚砜(polyethersulfone)等树脂所构成。由此，能够稳定地成形压纹带。此外，本发明的半导体装置的包装结构中，优选的，所述绝缘薄膜的固定有所述半导体芯片的面的相反面与所述导电薄膜的突设有所述突起部的面的相反面之间的摩擦系 数设定为0.3以上且0.5以下，所述绝缘薄膜的固定有所述半导体芯片的面与具有所述突 起部的表面之间的摩擦系数设定为0. 3以下。根据所述构成方案，在所述绝缘薄膜的固定有所述半导体芯片的面的相反面与所 述导电薄膜的突设有所述突起部的面的相反面之间，能够抑制因运输时的震动导致的各带 的卷绕偏移，同时，绝缘薄膜的固定有半导体芯片的面与突起部的表面之间容易发生滑动， 因此能够防止被卷绕在卷盘上的各带发生褶皱的现象。
此外，本发明所涉及的半导体装置的包装结构中，优选的，在所述压纹带的带长方 向上长度为20mm的范围内，设置有1.5个以上并且3个以下的所述突起部。由此，能够实 现对半导体装置起到缓冲部件作用的强度的合理化。此外，优选的，本发明所涉及的半导体装置的包装结构还包括抗静电用或防潮用 的袋，用来放入卷绕有所述半导体装置和所述压纹带的所述卷盘；第1箱，用来收纳放入了 所述卷盘的所述袋；第2箱，用来收纳多个所述第1箱，第2箱得的尺寸比所述第1箱的尺 寸大。作为所述抗静电用或者防潮用的袋子，例如有铝箔层压袋。铝箔层压袋兼具抗静电 和防潮性能，因此为优选。根据所述构成方案，能够在出货、运输时以适合的方式进行包装。此外，在卷绕有 半导体装置以及压纹带的卷盘中能够实现半导体装置的长尺寸化，例如对q>405mm规格 的卷盘来说，其卷绕量从现有技术的约40m增加到约80m。因此，包装到第2箱的状态下，与 现有技术相比有约2倍的半导体装置被包装在内，因而可以在以往保管第2箱的保管场所 内保管约为2倍的半导体装置。由此，能够提高单位占地面积的生产率。此外，出货时的重 量也从17kg变为13kg，每次出货时能减少4kg的重量，从而减轻了搬运作业负担。并且，能 够削减出厂运输成本。此外，本发明所涉及的半导体装置的包装方法，是将半导体装置和压纹带卷绕在 导电性的卷盘上的半导体装置的包装方法，所述半导体装置具有固定在其反复形成有布 线图案的带状的绝缘薄膜上且与所述各布线图案电连接的多个半导体芯片，所述压纹带 具有在其带状的导电薄膜的一侧的面上沿带长方向上连续形成的突起部，该半导体装置 的包装方法的特征在于包括第1步骤，在相对叠合所述绝缘薄膜的固定有所述半导体芯 片的面与所述导电薄膜的突设有所述突起部的面的形态下，将所述半导体装置和所述压 纹带卷绕在所述卷盘上；作为所述压纹带使用的是，在所述半导体芯片的厚度为t并且 0. 625mm、所述导电薄膜的厚度为约0. 125mm时，所述压纹带的总厚度为t+0. 4mm 以上并且1.1mm以下的压纹带。根据所述构成方案，通过使用具有由半导体芯片的厚度和导电薄膜的厚度而定的 总厚度的压纹带，能够确保在出货、运输时对半导体装置给予充分的保护。此外，例如在现 有技术中，一般在(p405mm规格的小型卷盘上能卷绕约40m的半导体装置，即无法卷绕近 年来所需求的约80m长的半导体装置。而根据本发明的所述构成方案，能够在(p405mm规 格的卷盘上卷绕约为80m的半导体装置。由此，能够充分确保在出货、运输时对半导体装置 给予充分保护，并能够对所希望的卷绕量的半导体装置进行包装。此外，本发明所涉及的半导体装置的包装方法中，优选的，在将所述半导体装置和 所述压纹带卷绕在所述卷盘上时，赋予IOgf以上并且200gf以下的张力，使所述绝缘薄膜的固定有所述半导体芯片的面的相反面与所述导电薄膜的突设有所述突起部的面的相反 面，在80%以上的面积紧密接触的状态下进行卷绕。由此，能够抑制所述的2个面之间的突 起部的峰所产生的局部摩擦，不易产生灰尘，并且通过使导电性的压纹带与固定有半导体 芯片的面的相反面的80%以上相接触，使得在运输时产生的震动所引起的固定有半导体芯 片的绝缘薄膜的带电量减少，从而能够减少对半导体芯片的静电损伤。此外，优选的，本发明所涉及的半导体装置的包装方法还包括第2步骤，将卷绕 了所述半导体装置和所述压纹带的所述卷盘放入抗静电用或防潮用的袋中；第3步骤，将 放入了所述卷盘的所述袋收纳于第1箱中；第4步骤，将多个所述第1箱收纳于尺寸大于所 述第1箱的第2箱中。作为所述抗静电用或防潮用的袋子，例如有铝箔层压袋。铝箔层压 袋兼具抗静电和防潮性能，因此为优选。根据所述构成方案，能够在出货、运输时以适合的方式进行包装。此外，根据卷绕 了半导体装置和压纹带的卷盘可以实现了半导体装置长尺寸化，例如对(p405mm规格的 卷盘来说，其卷绕量从现有技术的约40m增加到约80m。因此，在包装到第2箱时，与现有技 术相比能够包装约2倍的半导体装置，因而可以在以往保管第2箱的保管场所内保管约为 2倍的半导体装置。由此，能够提高单位占地面积的生产率，同时减轻搬运作业的负担。进 一步而言，能够削减出货运输成本。
此外，本发明的压纹带，由带状的单层导电薄膜和突起部所构成，所述突起部是通 过压纹加工在所述导电薄膜的一侧的面上沿带长方向上连续形成的，该压纹带特征在于 所述压纹带的总厚度是0.6mm以上并且1. Imm以下，表面电阻值是106Ω以上并且109Ω以 下。根据所述构成方案，能够充分实现作为出货运输时用的压纹带的性能，即作为对 半导体装置的缓冲部件的性能。此外，由于压纹带是单层的，因此容易发生热变形并容易进 行压纹加工，突起部的高度也容易进行调整。由此，能够充分确保对与其共同卷绕在卷盘上 的半导体装置的保护，同时可以对所需要的卷绕量的半导体装置进行包装。此外，本发明所涉及的压纹带中，优选的，形成在所述压纹带的带长方向上的所述 突起部的配置间隔设定为，在所述压纹带上的长度20mm的范围内设置1. 5个以上并且3个 以下的所述突起部。由此，能够实现对半导体装置起到缓冲部件作用的强度的合理化。如上所述，本发明所涉及的半导体装置的包装结构具有如下特征g卩，具有半导体 装置和导电性的压纹带卷绕在导电性的卷盘上的结构，其中，所述半导体装置具有固定在 其反复形成有布线图案的带状的绝缘薄膜上且与所述各布线图案电连接的多个半导体芯 片；所述压纹带具有在其带状的导电薄膜的一侧的面上沿带长方向连续形成的突起部；所 述半导体装置和所述压纹带是，在相对叠合所述绝缘薄膜上固定有所述半导体芯片的面与 所述导电薄膜上突设有所述突起部的面的形态下卷绕在所述卷盘上的，并且，在所述半导 体芯片的厚度为t并且0. 2彡t彡0. 625mm、所述导电薄膜的厚度约为0. 125mm时，所述压 纹带的总厚度为t+0. 4mm以上并且1. Imm以下。由此，根据所述半导体装置的包装结构能产生如下效果即，压纹带的总厚度是根 据半导体芯片的厚度和导电薄膜的厚度来规定的，从而能够充分确保在出货、运输时对半 导体装置的保护。而且，例如在现有技术中，一般在(p405mm规格的小型卷盘上卷绕约40m 的半导体装置，即无法获得近年来所期望的在同规格的卷盘上卷绕约80m的半导体装置的包装结构。而根据所述特征，能够在(p405mm规格的卷盘上卷绕约80m的半导体装置。由 此，能够在出货、运输时对半导体装置给予充分保护，并能包装所期望的卷绕量的半导体装置。此外，本发明所涉及的半导体装置的包装方法具有如下特征即，是将半导体装 置和压纹带卷绕在导电性的卷盘上的半导体装置的包装方法，所述半导体装置具有固定 在其反复形成有布线图案的带状的绝缘薄膜上且与所述各布线图案电连接的多个半导体 芯片，所述压纹带具有在其带状的导电薄膜的一侧的面上沿带长方向上连续形成的突起 部；该半导体装置的包装方法包括第1步骤，在相对叠合所述绝缘薄膜的固定有所述半导 体芯片的面与所述导电薄膜的突设有所述突起部的面的形态下，将所述半导体装置和所述 压纹带卷绕在所述卷盘上；作为所述压纹带使用的是，在所述半导体芯片的厚度为t并且 0. 625mm、所述导电薄膜的厚度为约0. 125mm时，所述压纹带的总厚度为t+0. 4mm 以上并且1.1mm以下的压纹带。由此，根据所述半导体装置的包装方法能够产生如下效果即，通过使用具有由半 导体芯片的厚度和导电薄膜的厚度而定的总厚度的压纹带，能够确保在发运和运输时对半 导体装置给予充分的保护。此外，例如在现有技术中，一般在<p405mm规格的小型卷盘上 能卷绕约40m的半导体装置，即无法卷绕近年来所需求的约80m长的半导体装置。而根据 本发明的所述构成方案，能够在q>405mm规格的卷盘上卷绕约为80m的半导体装置。由 此，能够充分确保在出货、运输时对半导体装置给予充分保护，并能够对所希望的卷绕量的 半导体装置进行包装。此外，本发明的压纹带具有如下特征即，由带状的单层导电薄膜和突起部所构 成，所述突起部是通过压纹加工在所述导电薄膜的一侧的面上沿带长方向上连续形成的， 在该压纹带中，所述压纹带的总厚度是0. 6mm以上并且1. Imm以下，表面电阻值是IO6 Ω以 上并且109。由此，根据所述压纹带能够产生如下效果即，充分实现作为出厂运输时用的压纹 带的性能，即实现作为半导体装置的缓冲部件的性能。此外，由于压纹带是单层的，因此容 易发生热变形并容易进行压纹加工，突起部的高度也容易进行调整。由此，能够充分确保对 于共同卷绕在卷盘上的半导体装置的保护，同时可以对所需要的卷绕量的半导体装置进行 包装。


图1是表示TAB带的结构的图，图1 (a)是俯视图，图1 (b)是侧视图。图2是表示本发明的包装结构中所用的压纹带的结构的图，图2(a)是俯视图，图 2(b)是侧视图。图3是表示压纹带的制造工艺的模式图。图4是表示所述压纹带的其他结构的图，图4(a)是俯视图，图4(b)是侧视图。图5是表示所述压纹带的另一的结构的图，图5(a)是俯视图，图(b)是侧视图。图6是表示所述压纹带的另一结构的图，图6(a)是俯视图，图6 (b)是侧视图。图7是表示将所述压纹带与所述TAB带一起卷绕在卷盘上的状态的剖面图。图8是表示所述压纹带的另一构成方式的图，图8(a)是俯视图，图8 (b)是侧视图。图9是表示卷盘的结构的图，图9(a)是俯视图，图9 (b)是侧视图。图10是表示内包装箱的结构的立体图。图11是表示将TAB带与压纹带一同卷绕在卷盘上时的形态的模式图。图12是表示本发明的包装结构的剖面图。图13的图13(a) 图13(e)是表示将卷绕有了 TAB带和压纹带的卷盘放入内包 装箱为止的步骤的图。图14的图14(a)和图14(b)是表示将所述内包装箱放入所述外包装箱为止的步 骤的图。图15是用来说明包括引带的TAB带的卷绕的模式图。 图16是压纹带的侧视图，图16(a)是具有双峰的压纹带的例示图，图16(b)图是 具有单峰的压纹带的例示图。图17是卷盘卷绕后外形尺寸为cp380mm时表示对应于压纹带总厚度的tab带的 卷绕量的表。图18是卷盘卷绕后外形尺寸为(p385mm时表示对应于压纹带的总厚度的tab带 的卷绕量的表。图19是表示半导体芯片与压纹带之间的间隙的剖面图。图20是表示由于TAB带的变形半导体芯片与压纹带发生接触时的剖面图。图21是表示在半导体芯片的厚度与压纹带的总厚度的组合中，半导体芯片与压 纹带之间的间隙的尺寸的表。图22是表示对应于半导体芯片与压纹带之间的间隙的压纹带上有无伤痕的图表。图23是表示了使用现有的隔离带将TAB带卷绕在卷盘上的状态的剖面图。图24是表示了使用现有的另一隔离带将TAB带卷绕在卷盘上的状态的剖面图。图25是表示了使用现有的另一隔离带将TAB带卷绕在卷盘上的状态的剖面图。(附图标记说明)100 TAB带(半导体装置)101 薄膜(绝缘薄膜)102 布线图案103 半导体芯片200、210、220、230、240 压纹带201 薄膜(导电薄膜)202 压纹部(突起部位)211、212、221、222、231、232、241 压纹部(突起部)242 材质显示部310 卷盘311 芯部320 防静电袋(袋子)330 内包装箱(第1箱)
340 外包装箱(第2箱)具体实施方式

参照附图对本发明的一个实施方式进行的说明如下。本发明涉及将具有以往无法卷绕的长度的TAB带与压纹带一起卷绕在卷盘上并 将其包装成出货、运输用箱的形态的技术。在下文中，首先对本发明的优选实施方式中的 每个部件的结构依次进行说明，接下来对应用了这些部件的包装方法以及包装结构进行说 明。(TAB带的结构)图1是表示TAB带100的一个结构例的图，图1 (a)是俯视图，图1 (b)是侧视图。TAB带100，具有在长尺寸的带状的薄膜101 (绝缘薄膜)的一侧的面上沿其带长 方向连续地(反复地)设置有作为一个封装件(package)的半导体装置的结构，其中，该封 装件是封装包括按照一般的电路制造工艺所形成的内引线102a等的布线图案102和电连 接地固定在内引线102a上的半导体芯片103成的。在这里，将TAB带100的形成有布线图 案102并封装了半导体芯片103的面称为半导体表面A，将其相反面称为半导体背面B。薄膜101是由聚酰亚胺等有机树脂材料所构成的绝缘性薄膜。薄膜101的厚度为 30 μ m 40 μ m，宽度为48mm。此外，薄膜101的宽度方向的两端具有运送部，该运送部上连 续地形成有被称为齿孔(sprokethole)的运送用孔，TAB带100的各驱动IC被金属模具打 穿，只使用驱动IC的部分。布线图案102，是由铜所构成的导电性的薄膜状引线所形成的，其表面有锡镀层、 Bi镀层(0.1 0.5ymt)。引线的端部形成有内引线102a、外引线以及测试垫等。用户作 为连接部使用的外引线以及用于装载半导体芯片的内引线102a之外的布线被阻焊剂(SR)
所覆盖。半导体芯片103，在其一侧的面上形成有多个作为电信号的出入口的、由金所形成 的金属突起电极(bump)(未图示)。该金属突起电极与内引线102a，通过热和压力被压接 而形成金和锡的共结晶，从而完成接合。由此，半导体芯片103被固定在薄膜101上。作为 金属突起电极的材料，优选为金，也可以是镍、铝等的电阻低的其他金属。此外，半导体芯片 103的厚度为200μπι 625μπι，是对厚度约为725 μ m的8英寸晶圆、厚度约为625 μ m6英 寸晶圆进行背面研磨而成。在这里，图1所示的TAB带100采用的是COF方式，因此薄膜101上没有设置半导 体芯片103的搭载部位的开口部和用于弯曲的窄缝等，但TAB带100不局限于COF方式，只 要是能应用TAB技术的结构即可，例如可以是TCP方式等。(压纹带的结构)图2是表示压纹带200的一个结构例的图，图2(a)是俯视图，图2 (b)是侧视图。压纹带200，其具有在长尺寸的带状薄膜201 (导电薄膜)的一侧的面上设置有通 过压纹加工所形成的压纹部202 (突起部)的结构。在这里，将压纹带200上形成有压纹部 202的面(压纹部202的峰突起的面)称为压纹表面C，将其相反侧的面称为压纹背面D。薄膜201是由聚对苯二甲酸乙二酯(PET)树脂所构成的，是在表面上涂覆了导电 性材料的的带。作为薄膜201的材料，优选的是可以稳定成型的PET，也可以是聚萘二甲酸乙二酯□聚酰亚胺□聚醚酰亚胺□聚砜□聚乙烯□聚丙烯□聚酰胺□或聚醚砜等的树脂。此外，薄膜201上涂有导电性高分子材料，其导电性(表面电阻值)设定为 IO6 Ω IO9 Ω，优选为IO8 Ω IO9 Ω。薄膜201的厚度为125 μ m，宽度依照设计可以进行 多种改变，但与TAB带100的宽度大致相同为宜。例如，TAB带100的薄膜101的宽度为 48mm时，薄膜201的宽度以48士0. 5mm为优选。形成压纹部202之前的薄膜201的两面是 平坦的面，形成了压纹部202之后的薄膜201，除了压纹部202之外的部分依然维持为平坦 的面。压纹部202具有以下功能，即当TAB带100的半导体表面A与压纹带200的压纹 表面C相对叠合而共同卷绕在卷盘上时，为了防止对TAB带100上的布线图案102和半导 体芯片103产生干扰，在TAB带100的半导体表面A和压纹带200的压纹表面C之间形成 间隔。也就是说，对TAB带100起到了作为缓冲部件的作用。并且，压纹部202配置在薄膜 201的宽度方向的两端，且是沿带长方向等间隔地连续配置的。
就压纹部202的配置位置来说，至少位于在将如上所述的TAB带100与压纹带200 共同卷绕在卷盘上的状态下使压纹部202的峰部接触TAB带100的运送部的位置即可，可 以根据设计而决定。例如，作为压纹部202的配置间隔，压纹部202的底面的直径是(p5mm 时，薄膜201的宽度方向上压纹部202的中心之间的间隔为44士0. 2mm，在薄膜201的带长 方向的配置间隔为10. 5士0.5mm。而且，例如薄膜201的宽度是35mm、70mm时，宽度方向的 配置间隔为31mm、63mm。此外，对于带长方向上的压纹部202的配置间隔，优选为在压纹带 200的长度为20mm的范围内设置1. 5个以上且3个以下的压纹部202。由此，能够合理地 制定发挥缓冲部件作用的压纹部202的强度。此外，压纹部202的形状是半球形(圆顶形)的，从压纹表面C到顶部的峰高ha， 是依据对应半导体芯片103的厚度所设定的压纹带200的总厚度h(=薄膜201的厚度+ 压纹部202的峰高ha)而计算得到的，其中，这里所说的半导体芯片103，是被封装在与压 纹带200 —同进行卷绕的TAB带100上的半导体芯片。例如，半导体芯片103的厚度t为 200 μ m彡t彡625 μ m时，压纹带200的总厚度h规定为t+0. 4mm以上且1. Imm以下。薄膜 201的厚度为125 μ m,因此压纹表面C到顶部的峰高ha是t+0. 275mm ^ ha ^ 0. 975mm。压纹部202，如图3所示，是在旋转压纹成型装置的齿轮290来运送薄膜201时，通 过歯部291的热成型而形成的。因此，可以根据齿部291的前端的形状可以改变压纹部202 的形状，并根据歯部291的前端位于最低处时的位置可以改变压纹部202的峰高ha。此外， 优选的压纹带200的杨式模量是400 700N/mm2。如上所述，压纹带200是在单层的薄膜201的一侧的面上具有经压纹加工而形成 的压纹部202的长尺寸的带，多个压纹部202位于薄膜201的宽度方向的两端，沿带长方向 等间隔且连续地配置为两列。此外，压纹带200不局限于图2所示的结构，只要在能够实现所述功能的范围内， 压纹部202的配置以及形状是可以改变的。以下举例几个压纹带200的其他结构例。图4 (a)以及图4(b)中所示的压纹带210，具有在薄膜201的一侧的面上配置有半 球形的压纹部211、圆筒形的压纹部212的结构。压纹部211和压纹部212在薄膜201的宽 度方向的两端沿带长方向等间隔地交互配置。由此，能够防止压纹带210发生褶皱。图5(a)和图5(b)中所示的压纹带220，具有以下结构即在薄膜201的一侧的面上，形成有圆锥形的压纹部221和半球形的压纹部222。压纹部221和压纹部222在薄膜 201的宽度方向的两端沿带长方向等间隔地配置，压纹部221之间隔有一定间隔1。也就是 说，按照压纹部221、压纹部222、压纹部222、压纹部222、压纹部221···这样的配置方式来配 置。由此，可以通过确认压纹部221来掌握其之间的间隔，从而能够进行压纹带220的长度
管理。 图6 (a)和图6 (b)中所示的压纹带230，具有在薄膜201的一侧的面上形成了半球 形压纹部231和锅形压纹部232的结构。压纹部231和压纹部232，在薄膜201的宽度方向 的两端沿带长方向等间隔地交互配置，使得压纹部232之间的配置宽度变窄。此外，压纹部 232的峰高低于压纹部231的峰高。这是因为，如图20所示，若压纹部202的间隔大，则与TAB带100—起卷绕时，薄膜 101有时会以半导体芯片103付近为中心发生变形。但如图7所示，如果使用压纹带230， 就能够将压纹部232接触到SR上，从而可以防止薄膜101发生变形。此外，压纹部232的 峰高根据薄膜制品的总厚度(PI基材+布线厚度+SR厚度)决定即可，优选为比压纹部231 的峰高约低100 μ m。图8(a)和图8(b)所示的压纹带240，具有如下结构即在薄膜201的一侧的面上， 在薄膜201的宽度方向的两端沿带长方向等间隔地连续配置了半球形(圆锥形)的压纹部
241。并且，在压纹部241之间，形成有记载压纹带240的材质名(例如PET)的材质表示部
242。材质表示部242，按照现有技术的一般方法使形成有压纹部241的一侧的面凸出即可， 其高度和位置只要不干扰其他部件则没有特殊限制。由此，可以在压纹加工时和废弃时，只 通过目视就可以确认材质。(包装用的部件)为了将TAB带100包装成出货、运输时的包装形态，使用了若干部件(辅助部件)。 在这里，对具有代表性的部件进行说明。首先，有卷绕TAB带100所用的卷盘。图9(a)以及图9 (b)表示了卷盘310的外 观形状。卷盘310，是用PS (聚苯乙烯)和ABS (丙烯腈-丁二烯-苯乙烯共聚物)树脂成 型而成的，并为了抗静电赋予其导电性。卷盘310，具有卷绕带时使用的中芯部311，最外径 Xr为(p405mm或φ530ιηιη的卷盘等是一般流通的。例如，最外径&是(p405mm的卷盘 310，其中芯部311的外径Yr是(pl25mm,芯部311的宽度&是49mm。因卷盘的详细形状 在本发明中不是重点因此省略其说明，作为在本发明中使用的卷盘，使用这种现有的卷盘 即可。与重新制作相比，能够降低成本。此外，在卷盘310的容易看到的位置上粘贴有出厂标签315，该出厂标签315上记 载有关于卷绕物的信息，例如搭载于TAB带100上的半导体装置的机型号、数量以及出厂日期等。接下来，还有用来放入卷绕有TAB带100和压纹带200的卷盘310的抗静电袋。图 13(b)和图13(c)示出了抗静电袋320的外观形状。抗静电袋320是由铝箔层压材料所构 成的袋，并使用与卷盘310的外形尺寸相对应的袋。此外，根据需要，作为抗静电袋320的 代替品，可以使用铝箔层压材料所构成的防潮用袋。铝箔层压材料所构成的袋兼备抗静电 和防潮性能，因此为优选。接下来，还有用于收纳密封有卷盘310的防静电袋320的内包装箱。图10示出了内包装箱330的外观形状。内包装箱内330(第1箱)是纸壳箱，其尺寸与卷盘310的外形 尺寸相对应。例如，用于收纳最外径是q>405mm的卷盘310时，使用长Ln为420mm、宽度 Wn为420mm、高度Hn为65mm的内包装箱330。此外，在内包装箱330上，为了可以明示关于 内装物品的信息，可以在容易看到的位置上粘贴出厂标签335。接下来，还有用于在出货、运输时收纳内包装箱330的外包装箱。图14(b)示出了 外包装箱340的外观形状。外包装箱340(第2箱)是纸壳箱，其尺寸是与内包装箱330的 外形尺寸相对应的，具有能够收纳多个内包装箱330的尺寸。以往使用的外包装箱340，能 够收纳5个35mm宽的卷盘、4个48mm宽的卷盘或3个70mm宽的卷盘。由此，能够实现出 货、运输时的高效率化，提高生产率。此外，就抗静电袋320、内包装箱330以及外包装箱340等的辅助部件来说，在市场 上都有对应于正在流通的卷盘310的外形尺寸的产品，使用这些就可以。这样与重新制作 相比，可以降低成本。 (tab带的包装方法和包装结构)接下来，对将图1所示的TAB带100和图2所示的压纹带200共同卷绕到如图9 所示的卷盘310上并包装成出货、运输形态为止的处理流程进行说明。此外，在以下说明的处理流程中，假设TAB带100中薄膜101的厚度为 38+8 μ m(46 μ m)、宽度为48mm，半导体芯片103的厚度为625 μ m。压纹带200中薄膜201 的厚度为125 μ m、宽为48mm，压纹部202的峰高为975 μ m。也就是说，压纹带200的总厚 度为1. 1mm。使用(p405mm规格的卷盘310，并使用与卷盘310的尺寸相对应的抗静电袋 320和内包装箱330。此外，使用能够放入4个所使用的内包装箱330(高度H:65mm)的外 包装箱340。图11是在卷盘310上卷绕TAB带100和压纹带200时表示其卷绕状态的图。首先，在卷盘310的中芯部311上，钩住叠合的TAB带100和压纹带200后，旋转 卷盘310。其后，如图11所示，将TAB带100和压纹带200叠合并卷绕到卷盘310上。此 时，TAB带100的半导体表面A和压纹带200的压纹表面C将面对面地叠合在一起。此外，进行卷绕时，在各带的带长方向上施加张力(卷绕压力，即沿带长方向拉伸 的力)，使TAB带100的半导体背面B与压纹带200的压纹背面D尽量接触，优选为在80% 以上的面接触的状态下进行卷绕。作为张力优选为IOgf 300gf，进一步优选为50gf 200gf。另外，张力在IOgf以下时，运输中的震动会使各带发生卷绕偏移而扭曲，因此，在用 户使用时想要取出要安装到液晶面板上的装置时无法取出，故不为优选。此外，当张力为 200gf以上时，会产生封装有半导体芯片的TAB带变形而形成压纹部形状的弊端，因此不为 优选。图12是表示卷绕了各带后的状态的剖面图。由于压纹部202的作用，TAB带100 的半导体表面A与压纹带200的压纹表面C之间形成有空间。由此，能够防止半导体芯片 103与压纹带200接触而产生的摩擦。此外，使用(p405mm规格的卷盘310时，考虑到后续工序的操作性，产品的卷绕 后适合的最大外周为<p380mm。由此，卷绕tab带loo和压纹带200，直到卷绕后外周为 q>380mm为止。其结果，能够在(p405mm规格的卷盘310上，卷绕82m的tab带100。并且，如图13(a)所示，在卷绕有TAB带100和压纹带200的卷盘310上粘贴出厂标签315。接下来，如图13(a) 图13(b)所示，将卷绕了各带的卷盘310放入抗静电袋320 中。将卷盘310放入抗静电袋320中之后，将袋的内部抽成为真空状态，然后注入氮气。其 后，如图13(c)所示，热压接合袋口，密封卷盘310。此后，如图13(c)所示，在密封有卷盘 310的抗静电袋320上粘贴出厂标签325。接下来，如图13(c) 图13(d)所示，将密封有卷盘310的抗静电袋320放入内包 装箱330中。并且，如图13(e)所示，盖好内包装箱330的箱盖后，将出厂标签335粘贴在 内包装箱330上。另外，在后续处理中会将内包装箱330放入外包装箱340中，因此，优选 在包装箱330上的将其放入外包装箱340时也能容易看到的位置上粘贴出厂标签335。接下来，如图14(a) 图14(b)所示，将4个内包装箱330放入外包装箱340中。 并且，如图14(b)所示，使用胶带等将外包装箱340密封后，将写有内装物品信息的出厂标 签345粘贴在外包装箱340上。如以上所述对TAB带100进行了包装，并在图14(b)所示的状态下出货、运输TAB带。以往，一般是在(p405mm规格的小型卷盘上卷绕约40m的TAB带，即无法在确保 出货、运输时充分保护TAB带的前提下，在(p405mm规格的小型卷盘上卷绕约80m的tab带。相对于此，根据本实施方式所涉及的包装结构，可以在Ψ405"1111规格的卷盘310
上卷绕约82m的TAB带100。也就是说，在本实施方式的包装结构中，压纹带200的总厚度 是依照半导体芯片103的厚度和薄膜201的厚度而规定的，从而确保在出货、运输时能够对 TAB带100给与充分保护。也就是说，半导体芯片103的厚度t为200 μ m < t < 625 μ m 且薄膜201的厚度为0. 125mm时，压纹带的总厚度设定为t+0. 4mm以上且1. Imm以下。而 且，本发明人等通过实验的结果，确认了即使只是在一侧的面上设置有压纹部202的压纹 带200，在出货、运输时其包装结构没有问题。此外，不局限于(p405mm规格的卷盘310，即使是其他规格的卷盘310，也能 够卷绕比以往更长的tab带100，这是不言自明的。在本实施方式的包装结构中，使用 q)405mm规格的卷盘，能够实现tab带ioo的2倍长度的长尺寸化。因此，例如使用 (p350mm ~ 420mm规格的卷盘310时，能够卷绕约50m loom的tab带100。而且，以 往使用<p530mm规格的卷盘时最大能够卷绕80m左右的tab带，而根据本实施方式的包装 结构最大能够卷绕160m左右的tab带100。此外，现有技术中存在卷盘的大型化导致无法提高生产率的问题，但在本实施方 式的包装结构中，可以实现TAB带100的约为2倍的长尺寸化，并且没有必要实施卷盘310 的大型化。由此，可以使用实施长尺寸化之前的同一卷盘，从而，卷盘310、抗静电袋320、内 包装箱330以及外包装箱340等的辅助部件可以使用实施长尺寸化之前的现有品。因此， 没有必要重新制作辅助部件，从而能够控制成本的增加。并且，与以往所需的外包装箱的保管场地相比，本实施方式中的包装结构只需要 一半的场地。也就是说，在以往用来保管外包装箱的保管场地，可以保管约2倍的TAB带 100。由此能够提高单位占地 面积的生产率。而且，出货时的重量由17kg减到13kg，即每次出货时能减少4kg，能够同时减轻搬运作业的强度。进一步而言，能够削减出货运输成本。 此外，在卷绕TAB带100以及压纹带200时，在各带的带长方向上赋予张力，使TAB 带100的半导体背面β与压纹带200的压纹背面D尽可能紧密接触。由此，在卷绕了各带 的卷盘310中，能够抑制TAB带100与压纹带200之间的摩擦，而不易产生灰尘。即使在产 生了灰尘并附着到TAB带100上的情况下，由于压纹带200使用的是具有除电效果的高电 阻的特定材料，因此也不会产生漏电不良。此外，在本实施方式的包装结构中，TAB带100的半导体背面B与压纹带200的压 纹背面D之间的摩擦系数(ASTMD1894标准)设定在0. 3 0. 5的范围内，同时TAB带100 的半导体表面A与压纹带200的压纹部202的表面之间的摩擦系数(ASTMD1894标准)设 定在0. 3以下。由此，在TAB带100的半导体背面B与压纹带200的压纹背面D之间，能够 抑制在运输中各带发生卷绕偏移；并且TAB带100的半导体表面A与压纹带200的压纹部 202的表面之间容易产生滑动，从而能够防止卷绕在卷盘310上的状态下的各带发生褶皱。在这里所述摩擦系数是指静摩擦系数。使用基于ASTMD1894标准的摩擦系数测定 方法，对由聚对苯二甲酸乙二酯所构成的具有单峰的压纹带200的压纹背面D与TAB带100 的由聚酰亚胺所构成的半导体背面B之间的静摩擦系数进行了测定，其结果为0. 3 0. 5。 此外，测定了压纹带200的压纹部202的表面与TAB带100的半导体表面A之间的静摩擦 系数，其结果为0.2 0. 001。并且，为了进行比较，对在两侧的面上分别设置了压纹部的双 峰的压纹带，也进行了其与TAB带100之间的静摩擦系数的测定，其结果在所述两侧的面上 均为0. 2 0. 001。使用具有双峰的压纹带时，两侧的面的摩擦系数均小，运输时的震动容易引起各 带的卷绕偏移。使用具有单峰的压纹带200时，因为一侧的面的摩擦系数高，具有耐偏移的 特性。此外，使用具有单峰的压纹带200时，导电性部位与TAB带100的聚酰亚胺面接触， 具有带电性低的优点。此外，在40m的TAB带100上半导体芯片103的配置间距为19mm(4间距，1间距 为4. 75mm)时，经过概算，在(p405mm规格的一个卷盘310上最多包括2100个半导体芯片 103。此外，带的成品率为90%时，含1900余个。因此，收纳有多个卷绕了 TAB带100和压纹带200的卷盘310、抗静电袋320以及 内包装箱330的外包装箱340的重量，是1. 7kg 2. 5kg。(实施例)(实施例1)对应于图2所示的压纹带200 (薄膜201的厚度0. 125mm)的总厚度，对能够在 (p405mm规格的卷盘310上卷绕的图1所示的TAB带100 (薄膜IOl的厚度0. 04mm,半导 体芯片103的厚度0. 625mm)的长度进行了验证。在TAB带100中，为了提高制造工艺中的操作性，实际上在其前后设置了引带。图 15表示了设置有引带的TAB带100。例如，连接在TAB带100之前的引带可以穿过形成在 卷盘310的中芯部311上的窄缝而用作开始卷绕时的固定用部件。例如，连接在TAB带100 之后的引带通过留在开卷部或带处理部，可以用于稳定TAB带100的卷绕状态。这里的引带在业界中的标准长度是每侧各3m，总共6m。由此，在本实施例中使用 长6m的引带进行验证，由于根据各种设计也可以使用所述长度前后的引带，因此同时对于引带长度为8m、4m的情况进行了进一步的验证。此外，使用q>405mm规格的卷盘310时，考虑到工序的操作性，产品的卷绕后外 周s最大适合为q)380mm。由此如图15所示，将设置有引带的tab带ιοο与压纹带200叠 合并卷绕，卷绕后外周s为q>380mm时，对所卷绕的tab带ιοο的长度进行了测定。此时， 为了将TAB带100稳定地卷绕在卷盘310上，在卷绕张力为50gf 200gf范围内进行了卷绕。结果数据如图17所示。“双峰”中表示的是将如图16(a)所示的在两侧的面上设置了压纹部202a和压纹 部202b的压纹带200A(薄膜201a的厚度0. 125mm,总厚度h为2. 275mm)与TAB带100 一起卷绕在卷盘310上时的结果。压纹带200A中，引带的长度为8m、6m、4m时，分别卷绕了 36m,38m,40m的TAB带。该结果再现了以往的卷绕量。“单峰”中表示的是将如图16(b)所示的设置有压纹部202的压纹带200与TAB带 100 一起卷绕在卷盘310上时的结果。总厚度h为1. 2mm时，且引带的长度为8m、6m、4m时， 分别卷绕了 73m、75m、77m的TAB带100。总厚度为1. Imm时，且引带的长度为8m、6m、4m时， 分别卷绕了 80m、82m、84m的TAB带100。从这些结果可以看出，压纹带200的总厚度h在 1. Im以下时，能够卷绕80m以上的TAB带100。此外，在图17中所示的结果数据的测定条件下，为了验证其临界值，进一步对将 卷盘310的卷绕外周S从(p380mm变为(p385mm时的情况也进行了验证。结果数据如图18所示。在压纹带200A中，引带的长度为8m、6m、4m时，分别卷绕 7 37m、39m、41m 的 TAB 带 100。对此，在总厚度为1. 2mm的压纹带200中，引带的长度为8m、6m、4m时，分别卷绕了 75m,77m,79m的TAB带100。在总厚度为1. Imm的压纹带200中，引带的长度为8m、6m、4m 时，分别卷绕了 82m、84m、86m的TAB带100。由此，从这些结果数据可以看出，压纹带200的 总厚度h在1. Im以下时，能够卷绕80m以上的TAB带100。(实施例2)将TAB带100和压纹带200叠合并卷绕时，如图19所示，在半导体芯片103与压 纹带200之间具有间隙g。但由于存在TAB带100或压纹带200的翘曲变形，如图20中所 示，会发生半导体芯片103与压纹带200相接触而导致擦伤转移到压纹带200上的现象。因此，对应于半导体芯片103和压纹带200之间的间隙，验证了擦伤的有无状况。 图21表示了压纹带200的总厚度和实际峰高、压纹带200的总厚度和实际峰高与半导体芯 片103的厚度的组合所对应的间隙的尺寸。分别使用厚度为0. 4mm、0. 625mm、0. 725mm的半 导体芯片103。并分别使用总厚度从0. 8mm起每个增加0. Imm而增至1. 2mm的压纹带200。 此外，还考虑了半导体芯片103的突起电极高度和布线图案102的厚度(8μπι)的总厚度 20 μ m0如图21所示，例如半导体芯片103的厚度为0. 4mm且压纹带200的实际峰高为 0. 675mm(总厚度0. 8mm)时，半导体芯片103和压纹带200之间的间隙g是0. 263mm。此外，制作了图21中所示的各组合的样本，确认了实际上在压纹带200上是否产 生擦伤的情况。其结果如图22所示。如图22所示，半导体芯片103的厚度为0.4mm时，实际峰高为O. 675mm(总厚度为0. 8mm)的压纹带200的样本没有擦伤。此外，半导体芯片103的厚度为0. 625mm时，实际峰高为0. 875mm(总厚度1. Omm) 的压纹带200的样本没有擦伤，而实际峰高为0. 775mm(总厚度为0. 9mm)的压纹带200的 样本存在擦伤。此外，半导体芯片103的厚度为0. 725mm时，实际峰高为0. 875mm(总厚度 为1. Omm)的压纹带200的样本没有擦伤，而实际峰高为0. 775mm(总厚度0. 9mm)的压纹带 200的样本存在擦伤。根据这些结果，如图22的曲线所示，存在着作为产品可以使用的区域、作为产品 使用时需要注意的危险区域、以及作为产品无法使用的区域。
本发明不局限于所述实施方式，在权利要求的范围内可以进行多种改变。S卩，在权 利要求所示的范围内适宜改变技术手段并组合这些实施方式而得到的实施方式，也在本发 明的技术范围内。(工业上的可利用性)本发明不仅适用于将连续性地封装有半导体装置的TAB带和压纹带共同卷绕在 卷盘上而进行包装的包装结构中，也能广泛适用于与TAB带的包装方法相关的领域以及与 制造所述包装结构中所使用的部件的制造相关的领域中。
权利要求
一种半导体装置的包装结构，具有半导体装置和导电性的压纹带卷绕在导电性的卷盘上的结构，其中，所述半导体装置具有固定在其反复形成有布线图案的带状的绝缘薄膜上且与所述各布线图案电连接的多个半导体芯片；所述压纹带具有在其带状的导电薄膜的一侧的面上沿带长方向连续形成的突起部，该半导体装置的包装结构特征在于所述半导体装置和所述压纹带是，在相对叠合所述绝缘薄膜上固定有所述半导体芯片的面与所述导电薄膜上突设有所述突起部的面的形态下卷绕在所述卷盘上的；在所述半导体芯片的厚度为t并且0.2≤t≤0.625mm、所述导电薄膜的厚度约为0.125mm时，所述压纹带的总厚度为t+0.4mm以上且1.1mm以下。
2.根据权利要求1所述的半导体装置的包装结构，其特征在于所述绝缘薄膜的固定有所述半导体芯片的面的相反面与所述导电薄膜的突设有所述 突起部的面的相反面之间，80%以上的面积是紧密接触的。
3.根据权利要求1所述的半导体装置的包装结构，其特征在于所述压纹带的表面电阻值是106Ω以上且ΙΟ9Ω以下。
4.根据权利要求1所述的半导体装置的包装结构，其特征在于所述压纹带是由聚对苯二甲酸乙二酯□聚萘二甲酸乙二酯□聚酰亚胺□聚醚酰亚胺 □聚砜□聚乙烯□聚丙烯□聚酰胺或聚醚砜的树脂所构成的。
5.根据权利要求1所述的半导体装置的包装结构，其特征在于所述绝缘薄膜的固定有所述半导体芯片的面的相反面与所述导电薄膜的突设有所述 突起部的面的相反面之间的摩擦系数设定为0. 3以上并且0. 5以下；所述绝缘薄膜的固定有所述半导体芯片的面与所述突起部表面之间的摩擦系数设定 为0. 3以下。
6.根据权利要求1所述的半导体装置的包装结构，其特征在于在所述压纹带的带长方向上长度为20mm的范围内，设置有1. 5个以上且3个以下的所 述突起部。
7.根据权利要求1所述的半导体装置的包装结构，其特征在于还包括抗静电用或防潮用的袋，用来放入卷绕有所述半导体装置和所述压纹带的所述卷盘；第1箱，用来收纳放入了所述卷盘的所述袋；第2箱，用来收纳多个所述第1箱，其尺寸大于所述第1箱的尺寸。
8.一种半导体装置的包装方法，是将半导体装置和压纹带卷绕在导电性的卷盘上的半 导体装置的包装方法，所述半导体装置具有固定在其反复形成有布线图案的带状的绝缘薄 膜上且与所述各布线图案电连接的多个半导体芯片，所述压纹带具有在其带状的导电薄膜 的一侧的面上沿带长方向上连续形成的突起部，该半导体装置的包装方法的特征在于包括第1步骤，在相对叠合所述绝缘薄膜的固定有所述半导体芯片的面与所述导电 薄膜的突设有所述突起部的面的形态下，将所述半导体装置和所述压纹带卷绕在所述卷盘 上，作为所述压纹带使用的是，在所述半导体芯片的厚度为t并且0. 2 < t < 0. 625mm、所 述导电薄膜的厚度为约0. 125mm时，所述压纹带的总厚度为t+0. 4mm以上且1. Imm以下的压纹带。
9.根据权利要求8所述的半导体装置的包装方法，其特征在于在将所述半导体装置和所述压纹带卷绕在所述卷盘上时，赋予IOgf以上并且200gf以 下的张力，使所述绝缘薄膜的固定有所述半导体芯片的面的相反面与所述导电薄膜的突设 有所述突起部的面的相反面，在80%以上的面积紧密接触的状态下进行卷绕。
10.根据权利要求8所述的半导体装置的包装方法，其特征在于还包括第2步骤，将卷绕有所述半导体装置和所述压纹带的所述卷盘放入抗静电用或防潮用 的袋中； 第3步骤，将放入了所述卷盘的所述袋收纳到第1箱中； 第4步骤，将多个所述第1箱收纳到尺寸大于所述第1箱的第2箱中。
11.一种压纹带，由带状的单层导电薄膜和突起部所构成，所述突起部是通过压纹加工 在所述导电薄膜的一侧的面上沿带长方向上连续形成的，该压纹带特征在于所述压纹带的总厚度是0.6mm以上且1. Imm以下，表面电阻值是106Ω以上且109Ω以下。
12.根据权利要求11所述的压纹带，其特征在于形成在所述压纹带的带长方向上的所述突起部的配置间隔设定为，在所述压纹带上的 长度为20mm的范围内设置1. 5个以上并且3个以下的所述突起部。
全文摘要
TAB带(100)的包装结构，具有TAB带(100)和导电性的压纹带(200)卷绕在导电性的卷盘上的结构，TAB带(100)具有固定在其反复形成有布线图案的薄膜(101)上的多个半导体芯片(103)；压纹带(200)具有在其薄膜(201)的一侧的面上沿带长方向连续形成的突起部(202)；TAB带(100)与压纹带(200)是，在相对叠合薄膜(101)上的半导体芯片(103)的固定面与薄膜(201)上的突起部(202)的突设面的形态下卷绕在卷盘上的；半导体芯片(103)的厚度为t，其中0.2≤t≤0.625mm，且薄膜(201)的厚度约为0.125mm时，压纹带(200)的总厚度为t+0.4mm以上并且1.1mm以下。由此，能够充分确保在出货、运输时对TAB带的保护，并能对所希望的卷绕量的TAB带进行包装。
文档编号B65D85/672GK101848848SQ200880114909
公开日2010年9月29日 申请日期2008年11月7日 优先权日2007年11月9日
发明者丰泽健司, 久户濑智 申请人:夏普株式会社