专利名称：通过覆盖集成层形成电路的方法
技术领域：
本发明涉及一种制造基板的方法，其中基板包含电子电路的电 子元件，该方法使得采用较少或不采用额外的工艺就可将基板合并到 更高级别的电子器件。
背景技术：
在OLED工业中广泛地使用了诸如存储器和成像或显示装置之类 的具有重复图案的电子电路。现在，这种电路是通过光刻工艺形成的。
阴影掩模沉积工艺是众所周知的并在微电子制造中得到了多年 的应用。相比较于光刻工艺，阴影掩模工艺是一种具有显著低成本、 低复杂度的制造工艺。
然而，在不进行进一步加工的情况下，通过当前阴影掩模基板 工艺生产的包括电子电路的电子元件的基板通常还不能被合并到更 高级别的电子器件中。因此，希望改进当前的阴影掩模沉积工艺，以 通过阴影掩模沉积工艺生产具有电子电路的电子元件的基板，使得该 基板在采用较少或不采用额外的工艺的情况下就可以被合并到更高 级别的电子组件中。
发明内容
在基板上形成电路组件的方法的一个实施例包括(a)通过阴 影掩模汽相沉积工艺在基板上沉积第一金属部分；(b)在基板上沉 积光致抗蚀剂，使光致抗蚀剂覆盖第一金属部分以及包围第一金属部 分的区域；(c)使沉积在基板上的光致抗蚀剂硬化；以及(d)磨除 硬化的光致抗蚀剂直至第一金属部分的表面暴露出来，并使硬化的光 致抗蚀剂的表面与第一金属部分的暴露表面处于同一水平。
可以在真空中执行步骤(a)。在大气压环境下执行步骤(b)、(C)和(d)。
该方法还包括(e)通过阴影掩模汽相沉积工艺在第一金属部分 的暴露表面上沉积第二金属部分。
同样可以在真空中执行步骤(e)。
可通过干法磨除工艺或湿法磨除工艺来实现步骤(d)(磨除)。
在基板上形成电路组件的方法的另一个实施例包括(a)提供 在其上具有多个包括电路的第一部分的基板，所述第一部分的表面在
包括电路的其他部分的表面之上，其中，所有所述部分都是通过在真 空中进行一个或多个阴影掩模汽相沉积工艺来沉积在基板上的；(b) 使光致抗蚀剂覆盖所有的所述部分；(c)使在步骤(b)中沉积的光 致抗蚀剂硬化；以及(d)磨除硬化的光致抗蚀剂，直到第一部分的 表面暴露出来而其他部分的表面没有暴露出来，并使已磨除的光致抗 蚀剂的表面处于与第一部分的暴露表面相同的水平。
可以在大气压环境下执行步骤(b) 、 (c)和(d)。 该方法还包括步骤(e)通过在真空中进行阴影掩模汽相沉积工 艺来在第一部分的暴露表面上沉积第二部分，于是，第二部分的顶面 高于已磨除的光致抗蚀剂的顶面。
每一部分均可以是导体、绝缘体或是半导体材料。
图1A是用以形成高分辨率有源矩阵底板像素结构的阴影掩模沉 积系统的示意图1B是图1A的阴影掩模沉积系统的单个真空沉积腔的放大视
图2是有源矩阵底板的3X3阵列子像素的电路简图，其中，所 述3X3阵列的2X2阵列定义了所述有源矩阵底板的一个像素； 图3是图2的一个子像素的示范性物理布局的放大视图； 图4是来自图2的子像素的子像素结构的示范性物理布局的视 图；以及
图5是沿图3中的线V-V的截面图。
具体实施例方式
参照附图对本发明进行描述，其中，相同的参考标号对应相同 的元件。
参照图1A和图1B，用以形成诸如但不限于高分辨率有源矩阵发 光二极管(LED)显示器之类的电子器件的阴影掩模沉积系统2包括 了多个连续布置的真空沉积腔4 (例如，真空沉积腔4a-4x)。真空 沉积腔4的数量和布置取决于用其所形成的任何给定产品所需要的 沉积事件的数量。
在阴影掩模沉积系统2的使用中，借助包括分配巻8和接收巻 10的巻到巻机构来使柔性基板6转移通过连续布置的多个真空沉积 腔4。
每个真空沉积腔包括沉积源12、基板支撑14、掩模对准系统15 和阴影掩模16。例如，真空沉积腔4a包括沉积源12a、基板支撑14a、 掩模对准系统15a和阴影掩模16a;真空沉积腔4b包括沉积源12b、 基板支撑14b、掩模对准系统15b和阴影掩模16b;对于任意数量的 真空沉积腔4可依次类推。
每个沉积源12充满了要通过相应阴影掩模16中的一个或多个 开口来沉积在基板6上的期望的材料，在一个沉积事件过程中，该阴 影掩模16与相应真空沉积腔4中的基板6的一部分保持密切接触。 阴影掩模16可以是传统的单层阴影掩模或复合(多层)阴影掩模， 在同时待审的于2007年6月20日提出的名为"Electronic Circuit With Repetitive Patterns Formed By Shadow Mask Vapor Deposition And A Method of Manufacturing An Electronic Circuit Element"美国专禾廿申 请No. 11/820,659中公开了这种类型的复合阴影掩模，将该专利的内 容并入本文作为参考。
阴影掩模沉积系统2的每个阴影掩模16包括一个或多个开口 。 每个阴影掩模16中的这个(些)开口对应于要被沉积在基板6上的 材料的期望图案，随着基板6转移通过阴影掩模沉积系统2，从相应 的真空沉积腔4中的相应沉积源12将所述材料沉积在基板6上。例如，每个阴影掩模16均可以由镍、铬、钢、铜、Kovar⑧或Invar 形成，并且其厚度理想上介于20 200u m之间，更理想地介于20 50nm之间。例如，可以从俄勒冈州阿什兰的ESPICorp Inc.获得 KovarS和Invar 。在美国，Kova^是目前由特拉华州威尔明顿的CRS Holdings Inc.持有的注册号为No. 337， 962的注册商标，Invar⑧是目 前由法国的Imphy S.A. Corporation持有的注册号为No. 63， 970的 注册商标。
本领域技术人员可以理解，阴影掩模沉积系统2可以包括其他 的阶段(未示出)，例如退火阶段、测试阶段、 一个或多个清洗阶段、 切割和安装阶段等等，这些阶段都是众所周知的。另外，当根据需要 沉积一种或多种对于特定应用所需的材料时，本领域普通技术人员可 以修改真空沉积腔4的数量、用途和布置。在于2002年9月26日提 交的名为 "Active Matrix Backplane For Controlling Controlled Elements And Method Of Manufacturing Thereof"的美国专利申请 No.10/255,972中公开了这种应用的示范性阴影掩模沉积系统和方 法，将该专利申请的内容并入本文作为参考。
可以利用真空沉积腔4在基板6上沉积材料来形成基板6上的 电子器件的一个或多个电子元件。每个电子元件可以是例如薄膜晶体 管(TFT)、存储元件、电容等，或者是一个或多个上述元件的组合 以形成更高级别的电子元件，诸如但不限于电子元件的一个子像素或 的像素。如上文讨论的美国专利申请No.10/255，972中公开的那样， 可以只通过真空沉积腔4中的连续沉积事件来在基板6上连续地沉积 材料来形成多层电路。
每个真空沉积腔4均连接至真空源(未示出)，该真空源可操 作地用于在真空腔中建立适合的真空，使布置在相应的沉积源12中 的将以本领域已知的方式(例如，溅射或汽相物理沉积)通过相应阴
影掩模16中的一个或多个开口而沉积在基板6上的材料能够充满真 空腔。
这里，将基板6描述为连续柔性薄片，该柔性薄片从布置在预 加载真空腔中的分配巻8分配出来的进入真空沉积腔4。然而，这不能被解释为对本发明的限制，因为阴影掩模沉积系统2可以被配置来 连续地处理多个独立或个别基板。每个真空沉积腔4可以包括支撑或
导杆，这避免了基板6在通过真空沉积腔时的松垂。
在阴影掩模沉积系统2的操作中，在存在适当真空的情况下随 着基板6的部分前进通过真空沉积腔4，通过相应阴影掩模16中的 一个或多个开口来将每个沉积源12中沉积材料沉积在相应真空沉积 腔4中基板6的所述部分上，于是将多个逐次的图案形成在基板6 上。更具体地讲，基板6具有多个部分，每个部分以预定的时间间隔 被定位在每个真空沉积腔4中。在该预定的时间间隔内，将材料从对 应的沉积源12沉积到位于对应的真空沉积腔4中的基板6的部分上。 在这个预定的时间间隔之后，步进地推进基板6，以便使基板6的部 分被推进到下一个顺序的真空腔中以进行其他适用的处理。该步进推 进一直进行到基板6的每个部分均已通过所有的真空沉积腔4。此后， 在位于存储真空腔(未示出)的接收巻IO上接收从顺序的最后一个 真空沉积腔4中出来的基板6的每个部分。可替换地，用切割机(未 示出)把从阴影掩模沉积系统2中出来的基板6的每个部分均与基板 6的剩余物分离开。
参照图2，可以通过阴影掩模沉积系统2形成的示范性LED像素 20a包括子像素2的2X2阵列子象素22，例如，子像素22a-22d。 子像素22a、 22b、 22c和22d可以分别是红色子像素、第一绿色子像 素、第二绿色子像素和蓝色子像素。可选地，子像素22a、 22b、 22c 和22d可以分别是红色子像素、第一蓝色子像素、第二蓝色子像素和 绿色子像素。由于LED像素20a代表在任何使用者定义的阵列结构中 所布置的用以形成完整的有源矩阵LED装置的几个相同像素中的一 个，所以对包括每个子像素22的颜色的LED像素20a的描述不能被 解释为对本发明的限制。在图2中，出于说明目的示出了相邻像素 20b、 20c和20d的子像素。
通过施加在行A总线上的脉冲信号和施加在列A总线和列B总 线上的电压电平来分别对子像素22a和22b进行编址。通过施加在行 B总线上的脉冲信号和施加在列A总线和列B总线上的电压电平来分别对子像素22c和22d进行编址。在图示的实施例中，每个子像素 22包括级联的晶体管24和26，诸如但不限于薄膜晶体管(TFT); 夹在两个电极之间的由发光材料30形成的LED元件28;以及作为电 压存储元件的电容器32。在示范性非限制实施例中，每个子像素22 的晶体管24和26、 LED元件28和电容器32以图2所示的方式彼此 相互连接。另外，对于每个子像素22，晶体管24的控制端或栅极端 电连接至适当的行总线，由晶体管26的漏极端连接至电容32的一个 端所形成的节点34被连接至电源总线(Vcc)，并且晶体管24的源 极端被连接至适当的列总线。
为了在适当的电压被施加到相应的电源总线Vcc时激活每个 LED元件28，将施加到相应的连接到晶体管24的源极端的列总线上 的电压从第一电压40改变为第二电压42。在施加第二电压42的过 程中，将脉冲信号44施加到连接至晶体管24的栅极端的行总线上。 脉冲信号44使晶体管24和26导通，于是晶体管26两端出现电压降， 电源总线Vcc的电压被施加到LED元件28的一端。由于LED元件28 的另一端连接至不同的电势(例如，地电势)，因此将施加到电源总 线Vcc的电压施加到LED元件28使LED元件28发光。在施加脉冲信 号44的过程中，将电容器32充电，达到第二电压42与电源总线上的电 压Vcc的差值，再减去晶体管24两端的压降。
一旦脉冲信号44结束，电容器32保持其上的电压，并将该电压加 到晶体管26的栅极上，于是在没有施加脉冲信号44时，LED元件28保持 在激活的发光状态。
当第一电压40出现在相应的列总线的情况下施加了脉冲信号44时， LED元件28被关闭。更具体地讲，在第一电压40被施加到晶体管24的源 极端时来将脉冲信号44施加到晶体管24的栅极端会致使晶体管24导通， 于是，电容32通过晶体管24放电，因此关闭LED元件28。 一旦脉冲信号 44结束，电容34大概被充电至电压40，于是，即使在脉冲信号44结束 之后，晶体管26还被保持在关闭状态，并且LED元件28还被保持在非激 活状态。
以相似的方式，在通过适当的电源总线Vcc施加适当的电压的情况下，当第二电压42和第一电压40分别被施加到适当的列总线时，每个像 素20的每个子像素22的每个LED元件28可响应于施加在适当行总线上 的脉冲信号44而被打开和关闭。
参照图3并继续参照图2，代表形成每个像素20的每个子像素22的 物理结构的子像素结构50按照期望的阴影掩模汽相沉积顺序包括拉长 的半导体部分52、拉长的半导体部分54、(多个)拉长的金属部分56、 拉长的金属部分58、拉长的金属部分60、矩形金属部分62、(多个)拉 长的金属部分64、拉长的金属部分66、拉长的绝缘体部分68、矩形绝缘 体部分70、矩形绝缘体部分72、(多个)拉长的金属部分74、拉长的金 属部分76、矩形金属部分78以及矩形金属部分80。
每个金属部分56-66和74-80均可以由任何可以通过阴影掩模沉积 工艺沉积的合适导电材料形成，例如但不限于钼(Mo)、铜(Cu)、镍(Ni)、 铬(Cr)、铝(Al)、金(Au)或氧化铟锡(ITO)。绝缘体部分68-72 可以由任何通过阴影掩模沉积工艺沉积的合适的非导电材料形成，例如但 不限于氧化铝(A1203)或二氧化硅(Si02)。每个半导体部分52和54可 以由通过阴影掩模沉积工艺沉积的半导体材料形成，这种半导体材料(例 如但不限于，硒化隔(CdSe)、硫化镉(CdS)或碲(Te))适用于通过 真空蒸发来形成薄膜晶体管(TFT)。
在子像素结构50中，由金属部分62、绝缘体72和金属部分80组成 的堆叠形成了电容器32;形成电容32的部分与半导体部分54和金属部分 60在一起的组合形成了晶体管26(金属部分80、 60、 62分别是晶体管26 的栅极、源极和漏极)；半导体部分52、金属部分56和58、绝缘体部分 68以及金属部分74和76形成了晶体管24 (金属部分56和58是晶体管 24的源极和漏极，金属部分74和76形成了晶体管24的栅极)。
期望的是，图2中的每个子像素22均是由诸如子像素结构50之类 的相同的子像素结构实现的。但是，这不应当被解释为对本发明的限制， 这是因为每一个子像素22均可以由适当的和/或期望的子像素结构所实 现。但是，在本文中，在下文假定每个子像素22均是由子像素结构50所 实现的。
在一个示范性的非限制实施例中，基板6是由诸如绝缘层覆盖的金属薄片之类的电学绝缘材料形成的；金属部分60、 62和80是由Mo、 Cu、 Ni、 Cr、 Au或Al形成的；绝缘体部分68-72是由AU)3或Si02形成的；金 属部分56、 58、 64、 66以及74-78是由Mo、 Cu、 Ni、 Cr、 Au或Al形成 的；并且半导体部分52和54是由CdSe、 CdS、 Te或任何其他可以通过阴 影掩模沉积工艺沉积的合适的半导体材料形成的。
为了完成根据一个实施例的每个功能性子像素22的形成过程，可以 在真空沉积腔4中将合适的绝缘材料(未示出)沉积在图3所示的子像素 结构50的顶部上使得具有暴露了金属部分60的全部或部分的开口。然后 在真空沉积腔4中在这样沉积的绝缘材料上沉积另一个金属部分36(如图 2所示)，使得金属部分36通过该绝缘材料中的开口与金属部分60接触。 此后，在真空沉积腔4中在子像素结构50的顶部沉积发光材料30来与金 属部分36接触，并且在真空沉积腔4中在发光材料30的顶部沉积透明金 属部分38，于是，发光材料30被夹在金属部分36和透明金属部分38之 间。期望的是，金属部分36、发光材料30以及透明金属部分38的每种沉 积物均被沉积在它们对应的子像素22的顶部，而与相邻的对应子像素22 顶部的金属部分36、发光材料30以及透明金属部分38的沉积物隔离。最 后，可以在真空沉积腔4中在所有金属层38以及其间的绝缘材料的顶部 沉积作为所有子像素的公用电极的透明金属层或薄片(未示出)。
参照图4并继续参照图1-3，在基板6上示出了对应于图2的电路简 图的LED像素结构的物理实现。在一个示范性实施例中，每个像素20的 总的尺寸是126X126微米，每个子像素22的总的尺寸是63X63微米。 然而，每个像素20和每个子像素22a的上述尺寸只是示范性的，不能被 解释为对本发明的限制。
参照图5并继续参照之前所有的附图，为了完成根据另一个实施例 的每一个功能性子像素22的形成过程，可以将每一个金属部分60沉积至 比其他部分52-58以及62-80的任意一个的顶表面至少高一微米，或者可 以提供一个沉积在金属部分60的顶部的可选金属部分IOO(图中示为虚线 部分)，以便金属部分60和100的组合高度至少比任何其他部分52-58 和62-80的任何一个的顶表面至少高一微米。
然后，以任何适当的和/或期望的方式(例如但不限于，通过旋涂液态抗蚀剂或滚涂薄膜抗蚀剂)将光致抗蚀剂102沉积在覆盖了部分52-80 的暴露的(或未覆盖的)部分的基板6上，并且如果提供了的话还沉积在 包括了基板6的每个子像素结构50的部分100上。然后可以以本领域已 知的方式(例如但不限于烘焙)对光致抗蚀剂102进行处理，以使光致抗 蚀剂102变硬。变硬后，光致抗蚀剂102保护基板6和沉积在其上的子像 素50不暴露于周围的空气，特别是不暴露于周围空气中的水分和微粒。 如图5所示，烘焙后的光致抗蚀剂102覆盖了金属部分60或金属部分100
(如果提供的话)的顶部表面。
接下来，在适当的时刻，通过任何适当的和/或期望的工艺来对光致 抗蚀剂102的顶部表面104进行磨除，直到金属部分60或金属部分100
(如果提供的话)暴露出来。随着磨除光致抗蚀剂102的顶部表面，这种 磨除可以包括磨除金属部分60或金属部分100 (如果提供的话)。如图5 中的虚线所示，磨除后的光致抗蚀剂102的顶部表面的水平平行于金属部 分60的顶部表面或金属部分100 (如果提供的话)的顶部表面，这两个金 属部分的顶部表面分别由参考标号104"和104'所表示。从而，如果没有 提供金属部分100，继续进行对光致抗蚀剂102的磨除，直至金属部分60 的表面暴露出来。相反，如果在金属部分60上提供了金属部分100，继续 进行对光致抗蚀剂102的磨除，直至金属部分100的表面暴露出来。
对光致抗蚀剂102进行磨除的期望方式包括干法磨除工艺或湿法磨 除(抛光)工艺，后者是半导体晶片生产领域中广为人知的用于对半导体 晶片的背面表面进行打磨、抛光以及平坦化的工艺。(以合适的和/或期 望的方式)对基板6上包括将电路(例如像素20和子像素22)覆盖的光 致抗蚀剂102的侧面进行磨除来暴露金属部分60或金属部分IOO(如果提 供的话)与对半导体晶片的不具有形成在其上的电子器件的背面进行磨除 相反。相信这是第一次结合本文公开的类型的电子器件的生产而采用这种 方式的磨除。
最后，为了完成根据该实施例的每一个功能性子像素22的形成，在 通过磨除光致抗蚀剂102而暴露出来的每一个金属部分60或金属部分100
(如果提供的话)的表面上沉积另一个金属部分106 (在虚线中示出)。 在图5中，示出了金属部分106与金属部分100接触。然而，如果没有提供金属部分100，金属部分106会与金属部分60接触。在任一种情况下， 期望金属部分106的顶部暴露表面延伸到位于(高于)磨除后的光致抗蚀 剂102的顶部表面104'和104"上至少一微米。从而，每个金属部分106 将定义了一个位置，在其顶部可以沉积发光材料30，在发光材料30的顶 部可以沉积透明金属部分38，于是，发光材料30被夹在金属部分106和 透明金属部分38之间。期望的是，金属部分106、发光材料30和透明金 属部分38的每种沉积物都与在它们对应的子像素22顶部上的金属部分 106、发光材料30和透明金属部分38的邻近沉积物相隔离。如果需要， 可以在所有金属部分38和包围每个金属部分38的光致抗蚀剂102的顶部
沉积作为所有子像素的共用电极的透明金属的层或薄片(未示出)。
金属部分100 (如果提供的话)和106可以由通过阴影掩模沉积工艺 可沉积的适当导电材料制成，例如但不限于，Mo、 Cu、 Ni、 Cr、 Al、 Au 或ITO。期望的是，金属部分100 (如果提供的话)和106是在上文所述 和图1所示的类型的真空沉积腔4中沉积的。
如果要实现将光致抗蚀剂102涂覆到基板6上，采用图1所示的沉 积系统2对基板6上的光致抗蚀剂102进行烘焙和对光致抗蚀剂102进行 磨除，可以选择性地包括与沉积系统2的真空沉积腔4串联的光致抗蚀剂 沉积工位110、烘焙工位112和磨除工位114 (均如图1所示)。为了实 现这个目的，可以设想在真空沉积腔4中真空沉积要沉积的用来形成子像 素结构50或金属部分100 (如果提供的话)的最后部分的后者之后，接收 所述沉积物的基板6的部分可以被移动到(步进推进到)光致抗蚀剂沉积 工位110以在大气压下向基板6干法或湿法涂覆(薄膜)光致抗蚀剂102。 此后，包括光致抗蚀剂102的基板6的所述部分被移动到(步进推进到) 烘焙工位112，其中在大气压下对光致抗蚀剂102进行硬化，例如，将光 致抗蚀剂102烘焙到硬化状态。然后，包括硬化的光致抗蚀剂102的基板 6被移动到(步进推进到)磨除工位114，其中，在大气压下将硬化的光 致抗蚀剂102从基板6中去除掉(磨除掉)，直至金属部分60或金属部 分IOO (如果提供的话)暴露出来。
此后，具有暴露的金属部分60或100被移动到(步进推进到)串联 的下一个真空沉积腔4中，其中，将金属部分106沉积在通过对光致抗蚀剂102进行磨除而暴露出来的金属部分60或金属部分100(如果提供的话)
的顶部上。
可替换地，代替被串联地包括在串联连接的沉积系统2的真空沉积 腔4中，沉积工位110、烘焙工位112和/或磨除工位114可以与串联连接 的沉积系统2的真空沉积腔4分离。例如，从而可以在沉积系统2的串联 连接的真空沉积腔4中真空沉积包括基板6的每个子像素结构50的部分 52-80和金属部分100 (如果提供的话)之后，在所述的串联连接的真空 沉积腔4中移动基板6以进行由沉积工位110、烘焙工位112以及磨除工 位114所进行的处理，可以单独地或者以任何适当的和/或想要的组合或 方式来提供这些工位。例如，可以串联连接沉积工位110和烘焙工位112 而单独提供磨除工位114，可以串联连接烘焙工位112和磨除工位114而 单独提供沉积工位110，或者分别单独提供沉积工位110、烘焙工位112 和磨除工位114。在任何情况下， 一旦已经在磨除工位114中对光致抗蚀 剂102进行了处理，将基板6移动到可以是或不是沉积系统2 —部分或者 可以与磨除工位114串联连接的真空沉积腔4中以沉积金属层106，。，
可以设想沉积工位110、烘焙工位112和/或磨除工位114的任何一 个或任何组合可以是沉积系统2的串联连接真空沉积腔4的一部分或者与 其分离。因此，对沉积工位110、烘焙工位112和/或磨除工位114的连接 方式(可以作为沉积系统2的串联连接真空沉积腔4的一部分或者与之分 离)的描述是不应被解读为限定性的。
已经参照优选实施例对本发明进行了描述。其他人在阅读和理解了 上述详细描述后可以对本发明做出显见的修改和变型。例如，在金属部分 60或金属部分100 (如果提供的话)顶部上沉积的金属部分106的上述公 开不能被解释为对本发明的限制，这是因为设想金属部分106、 60和100 (如果提供的话)的任何一个或组合可以被绝缘体或半导体材料的任何一 种或组合所代替。换句话讲，部分106可以是一种导体、绝缘体或半导体 材料；部分80可以是一种导体、绝缘体或半导体材料；和/或部分100 (如 果提供的话)可以是一种导体、绝缘体或半导体材料。本发明意在涵盖发 明范围内的所有修改和变型，只要这些修改和变型处在权利要求或其等价 物的范围内。
权利要求
1.一种在基板上形成电路组件的方法，包括(a)通过阴影掩模汽相沉积工艺在基板上沉积第一金属部分；(b)在基板上沉积光致抗蚀剂，使光致抗蚀剂覆盖第一金属部分和环绕第一金属部分的区域；(c)使沉积在基板上的光致抗蚀剂硬化；以及(d)对已硬化的光致抗蚀剂进行磨除，直到第一金属部分的表面暴露出来并且已硬化的光致抗蚀剂的表面与第一金属部分的暴露表面处于同一水平。
2.根据权利要求l所述的方法，其中 在真空中执行步骤(a);以及 在大气压下执行步骤(b) 、 (c)和(d)。
3.根据权利要求l所述的方法，还包括 (e)通过阴影掩模汽相沉积工艺在第一金属部分的暴露表面上沉积第二金属部分。
4.根据权利要求3所述的方法，其中 在真空中执行步骤(a)和(e);以及 在大气压下执行步骤(b) 、 (c)和(d)。
5. 根据权利要求1所述的方法，其中步骤(d)是通过干法磨 除工艺或湿法磨除工艺完成的。
6. —种在基板上形成电路组件的方法，包括(a)提供基板，其上具有多个包括电路的第一部分，所述第一 部分的表面在包括电路的其他部分的表面之上，其中，所有所述部分 都是通过在真空中进行一个或多个阴影掩模汽相沉积工艺来沉积在基板上的；(b)使光致抗蚀剂覆盖所有的所述部分；(C)使在步骤(b)中沉积的光致抗蚀剂硬化；以及(d) 磨除硬化的光致抗蚀剂，直到第一部分的表面暴露出来而 其他部分的表面没有暴露出来，并使已磨除的光致抗蚀剂的表面处于 与第一部分的暴露表面相同的水平。
7. 根据权利要求6所述的方法，其中，在大气压下执行步骤(b)、 (C)和(d)。
8. 根据权利要求6所述的方法，还包括(e) 通过在真空中进行阴影掩模汽相沉积工艺来在第一部分的 暴露表面上沉积第二部分，于是，第二部分的顶面高于已磨除的光致 抗蚀剂的顶面。
9. 根据权利要求6所述的方法，其中每个所述部分是导体、绝 缘体或半导体材料。
全文摘要
一种通过覆盖集成层形成电路的方法。在该形成电路组件的方法中提供了基板，该包括多个构成电路的第一部分。第一部分的表面比形成所述电路的其他部分的表面高。通过真空中的一种或多种阴影掩模汽相沉积工艺在基板上沉积所有的部分。对覆盖所有部分的光致抗蚀剂进行硬化，然后磨除光致抗蚀剂，直到第一部分的表面暴露出来而其他部分的表面没有暴露出来，并使已磨除的光致抗蚀剂的表面和第一部分的暴露表面处于同一水平。通过在真空中进行阴影掩模汽相沉积工艺在第一部分的暴露表面上沉积第二部分，使之达到已磨除的光致抗蚀剂的顶部表面的高度。
文档编号C23C14/56GK101409217SQ20081016707
公开日2009年4月15日 申请日期2008年10月8日 优先权日2007年10月8日
发明者托马斯·彼得·布罗迪 申请人:阿德文泰克全球有限公司