一种阵列基板、其驱动方法及相关装置的制造方法
【专利摘要】本发明公开了一种阵列基板、其驱动方法及相关装置，在双栅结构的基础上，以未在像素电极列间隙处设置数据线的两列像素电极为一像素电极组；在各像素电极组中设置多个第二开关晶体管，利用各第二开关晶体管对在每帧显示时间内极性不同的两个像素电极相互预充电。这样，在各像素电极通过第一开关晶体管进行充电之前，开启第二开关晶体管利用极性相反的两个像素电极进行相互电荷中和，以在各像素电极充电之前提升充电起点，从而缩短充电时间且节省功耗。本发明实施例提供的上述产品，在使用双栅结构降低成本的基础上，通过增加第二开关晶体管进行预充电实现了快速充电和提高刷新频率，且采用电荷共享的方式进行预充电可以降低逻辑功耗。
【专利说明】
一种阵列基板、其驱动方法及相关装置
技术领域
[0001]本发明涉及显示技术领域，尤其涉及一种阵列基板、其驱动方法、液晶显示面板、电致发光显示面板及显示装置。
【背景技术】
[0002]在有源平面显示面板中，一般采用开关晶体管来控制像素电极的充放电，当开关晶体管打开时，像素电极在打开时间内充电，开关晶体管关断后，像素电极的电压降维持到下一次扫描时重新充电。
[0003]目前，在阵列基板中一般采用双栅结构(DuleGate)来将数据线(Data)的数目减半，这样可以将源极驱动芯片(Source IC)的管脚数量减半，从而降低成本。但双栅结构会带来像素电极充电不足的问题，因此限制了双栅结构的产品难以应用在高分辨率产品中。以刷新频率60Hz为例，当显示面板的分辨率为aXb时，对于普通(Normal)产品，每一帧的显示时间为l/60s，而一帧内有b行栅线，为了不引起信号串扰，数据线加载的单个像素信号脉宽应为1/60/b s;而对于双栅结构产品，每一帧内有2b行栅线，则数据线加载的单个像素信号脉宽应为l/60/2b s，即充电时间为Normal产品的一半。这样，在同样规格的产品中像素电极在充电时间减半的情况下充电率会发生大幅下降，甚至不能正常显示。
[0004]因此，如何改善双栅结构产品的像素电极充电率，是本领域技术人员亟需解决的技术问题。
【发明内容】
[0005]有鉴于此，本发明实施例提供了一种阵列基板、其驱动方法、液晶显示面板、电致发光显示面板及显示装置，用以解决现有的双栅结构像素电极充电率低的问题。
[0006]因此，一方面，本发明实施例提供了一种阵列基板，包括:呈阵列排布的多个像素电极，多条栅线，多条数据线，与各所述像素电极一一对应且用于控制各所述像素电极充电的多个第一开关晶体管，以及用于所述像素电极预充电的多个第二开关晶体管;其中，
[0007]以每相邻两列所述像素电极为一像素电极组，各所述像素电极组之间的列间隙处和全部所述像素电极组的最外左右两侧均设置有数据线，所述数据线通过所述第一开关晶体管分别与相邻所述像素电极连接；
[0008]每行所述像素电极分别对应于两条所述栅线，在每行所述像素电极中分别位于所述数据线不同侧的两个所述像素电极分别通过所述第一开关晶体管与对应的不同所述栅线连接；
[0009]在各所述像素电极组中，除了与首行扫描的所述栅线连接所述像素电极之外，在每帧显示时间内极性不同的每两个所述像素电极通过所述第二开关晶体管相互预充电。
[0010]在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，每行所述像素电极被分为采用导线连接的上下两部分，在所述上下两部分之间设置与该行所述像素电极对应的一条所述栅线，在与该行所述像素电极相邻的行间隙处设置有与该行所述像素电极对应的另一条所述栅线。
[0011]在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，每行所述像素电极被分为所占面积相同的上下两部分。
[0012]在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，各所述第一开关晶体管的朝向一致;或者，每相邻两条所述栅线中，一条栅线连接的各所述第一开关晶体管的朝向与另一条栅线连接的各所述第一开关晶体管的朝向相反。
[0013]在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，在每行所述像素电极的行间隙处设置有两条与同一行所述像素电极对应的两条所述栅线。
[0014]在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，各所述第二开关晶体管的控制端与该第二开关晶体管连接的两个所述像素电极中先扫描的上一行扫描的栅线连接。
[0015]在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，在每帧显示时间内，同一数据线连接的两列所述像素电极中各所述像素电极的极性相同，相邻的两条数据线分别连接的像素电极的极性相反；
[0016]在各所述像素电极组中，除了首行扫描的所述像素电极之外，其余各行所述像素电极中行相邻的两个所述像素电极通过所述第二开关晶体管相互预充电；或，除了与首行扫描的所述栅线连接的所述像素电极之外，每位于相邻行且不同列的极性不同的两个所述像素电极通过所述第二开关晶体管相互预充电。
[0017]在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，在每帧显示时间内，同一行所述像素电极中各所述像素电极的极性相同，相邻行所述像素电极之间的极性相反；
[0018]在各所述像素电极组中，除了与首行扫描的所述栅线连接的所述像素电极之外，每位于相邻行的极性不同的两个所述像素电极通过所述第二开关晶体管相互预充电。
[0019]在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，在每帧显示时间内，每相邻的两个所述像素电极的极性相反；
[0020]在各所述像素电极组中，除了首行扫描的所述像素电极之外，其余各行所述像素电极中行相邻的两个所述像素电极通过所述第二开关晶体管相互预充电；或，除了与首行扫描的所述栅线连接的所述像素电极之外，列相邻的两个所述像素电极通过所述第二开关晶体管相互预充电。
[0021]在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，与所述第二开关晶体管连接的所述栅线的线宽大于未与所述第二开关晶体管连接的所述栅线的线宽。
[0022]另一方面，本发明实施例还提供了一种液晶显示面板，包括本发明实施例提供的上述阵列基板。
[0023]另一方面，本发明实施例还提供了一种电致发光显示面板，包括本发明实施例提供的上述阵列基板。
[0024]另一方面，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述液晶显示面板，或包括本发明实施例提供的上述电致发光显示面板。
[0025]另一方面，本发明实施例还提供了一种上述阵列基板的驱动方法，包括:
[0026]在每帧显示时间内，对同一数据线加载极性相同的信号，对相邻的两条数据线加载极性相反的信号;或，
[0027]在每帧显示时间内，在对同一行像素电极充电时，对各数据线加载极性相同且与上一行像素电极充电时加载的信号极性相反的信号;或，
[0028]在每帧显示时间内，在对同一行像素电极充电时，对各数据线加载与上一行像素电极充电时加载的信号极性相反的信号，且对相邻的两条数据线加载极性相反的信号。
[0029]本发明实施例的有益效果包括:
[0030]本发明实施例提供的一种阵列基板、其驱动方法、液晶显示面板、电致发光显示面板及显示装置，在双栅结构的基础上，以未在像素电极列间隙处设置数据线的两列像素电极为一像素电极组;在各像素电极组中设置多个第二开关晶体管，因此第二开关晶体管与数据线无交叠而不会引起串扰(Crosstalk)不良的问题;除了与首行扫描的栅线连接像素电极之外，利用各第二开关晶体管对在每帧显示时间内极性不同的两个像素电极相互预充电。这样，在各像素电极通过第一开关晶体管进行充电之前，开启第二开关晶体管利用极性相反的两个像素电极进行相互电荷中和，以在各像素电极充电之前提升充电起点，从而缩短充电时间且节省功耗。本发明实施例提供的上述产品，在使用双栅结构降低成本的基础上，通过增加第二开关晶体管进行预充电实现了快速充电和提高刷新频率，且采用电荷共享的方式进行预充电可以降低逻辑功耗。
【附图说明】
[0031]图1a为本发明实施例提供的阵列基板的结构示意图之一；
[0032]图1b为图1a的时序图；
[0033]图2为本发明实施例提供的阵列基板采用传统双栅结构时的结构示意图；
[0034]图3a为本发明实施例提供的阵列基板的电路局部布局俯视图；
[0035]图3b为传统双栅结构的电路局部布局俯视图；
[0036]图4a为本发明实施例提供的阵列基板的结构示意图之二；
[0037]图4b为本发明实施例提供的阵列基板的结构示意图之三；
[0038]图5a为本发明实施例提供的实例一的结构示意图；
[0039]图5b为图5a的时序图；
[0040]图6a为本发明实施例提供的实例二的结构示意图之一；
[0041 ]图6b为图6a的时序图；
[0042]图7a为本发明实施例提供的实例二的结构示意图之二；
[0043]图7b为图7a的时序图
[0044]图8a为本发明实施例提供的实例三的结构示意图之一；
[0045]图8b为图8a的时序图；
[0046]图9a为本发明实施例提供的实例三的结构示意图之二；
[0047]图9b为图9a的时序图。
【具体实施方式】
[0048]下面结合附图，对本发明实施例提供的阵列基板、其驱动方法、液晶显示面板、电致发光显示面板及显示装置的【具体实施方式】进行详细地说明。
[0049]本发明实施例提供了一种阵列基板，如图1a所示，包括:呈阵列排布的多个像素电极Pixel，多条栅线Gate，多条数据线Data，与各像素电极Pixel—一对应且用于控制各像素电极Pixel充电的多个第一开关晶体管Tl，以及用于像素电极Pixel预充电的多个第二开关晶体管T2;其中，
[0050]以每相邻两列像素电极Pixel为一像素电极组100，各像素电极组100之间的列间隙处和全部所述像素电极组100的最外左右两侧均设置有数据线Data，数据线Data通过第一开关晶体管Tl分别与相邻像素电极Pixel连接；
[0051]每行像素电极Pixel分别对应于两条栅线Gate，在每行像素电极Pixel中分别位于数据线Data不同侧的两个像素电极Pixel分别通过第一开关晶体管Tl与对应的不同栅线Gate连接；
[0052]在各像素电极组100中，除了与首行扫描的栅线Gate连接像素电极Pixel之外，在每帧显示时间内极性不同的每两个像素电极Pixel通过第二开关晶体管T2相互预充电。
[0053]本发明实施例提供的上述阵列基板，在双栅结构的基础上，以未在像素电极Pixel列间隙处设置数据线Data的两列像素电极Pixel为一像素电极组100，在各像素电极组100中设置多个第二开关晶体管T2，因此第二开关晶体管T2与数据线Data无交叠而不会引起串扰(Crosstalk)不良的问题。在各像素电极组100中，除了与首行扫描的栅线Gate连接像素电极Pixel之外，利用各第二开关晶体管T2对在每帧显示时间内极性不同的两个像素电极Pixel相互预充电。这样，在各像素电极Pixel通过第一开关晶体管Tl进行充电之前，开启第二开关晶体管T2利用极性相反的两个像素电极Pixel进行相互电荷中和，以在各像素电极Pixel充电之前提升充电起点，从而缩短充电时间且节省功耗。
[0054]本发明实施例提供的上述阵列基板，在使用双栅结构降低成本的基础上，通过增加第二开关晶体管T2进行预充电实现了快速充电和提高刷新频率，且采用电荷共享的方式进行预充电可以降低逻辑功耗。
[0055]在具体实施时，在本发明实施例提供的上述阵列基板中需要对传统的双栅结构进行变形以便增加第二开关晶体管T2，具体地，由于传统的双栅结构如图2所示，位于同一像素电极Pixel行间隙处的两条栅线Gate η和Gate n+1分别通过第一开关晶体管Tl与上下两行像素电极Pixel连接，在沿着箭头方向进行栅线Gate扫描时，此时，上一行栅线Gate η无法跨过下一行栅线Gate n+1与第二开关晶体管T2连接以对下一行的两个像素电极Pixel η+GPPixel η+2进行电荷中和。
[0056]基于此，为避免上述问题，在本发明实施例提供的上述阵列基板中，一种实施方式为如图1a所示，可以采用将每行像素电极Pixel分割为采用导线连接的上下两部分，在上下两部分之间设置与该行像素电极Pixel对应的一条栅线Gate，在与该行像素电极Pixel相邻的行间隙处设置与该行像素电极Pixel对应的另一条栅线Gate。
[0057]并且，在具体实施时，每行像素电极Pixel—般被分为所占面积相同的上下两部分，这样，通过将传统的双栅结构中栅线Gate的配置从每行两条变为每0.5行一条，减少了在像素电极Pixel行间隙处设置的栅线Gate的数量，以便如图1a所示，在相邻的两条栅线Gate之间设置一第二开关晶体管T2，从而避免第二开关晶体管T2需要跨过一条栅线Gate与另一条栅线Gate连接的情况。此时，如图3a所示，由于阵列基板上沿竖方向的边缘(AssyMargin)较大，当将栅线Gate移位成每0.5行一条时需要额外增加黑矩阵(BM)进行遮挡，因而需要损失一部分的透过率，相比于如图3b所示的传统的双栅结构的阵列基板，像素的开口率从68.1%下降到65.9%，下降了 3.2%，但相比于逻辑功耗降低的负面效果较小。
[0058]在具体实施时，在本发明实施例提供的上述阵列基板中，当栅线Gate移位成每0.5行一条时，如图1a所示，各第一开关晶体管Tl的朝向可以设置成一致;或者，也可以如图4a所示，每相邻两条栅线Gate η和Gate n+1中，一条栅线Gate η连接的各第一开关晶体管Tl的朝向与另一条栅线Gate n+1连接的各第一开关晶体管Tl的朝向相反。将相邻两条栅线Gate η和Gate n+1连接的第一开关晶体管Tl设置为朝向相反最接近传统的双栅结构，但由于增加了第一开关晶体管Tl的朝向，会不利于工艺管控。
[0059]此外，为避免上述使用传统的双栅结构出现第二开关晶体管T2无法跨过下一行栅线Gate的问题，在本发明实施例提供的上述阵列基板中，另一种实施方式为如图4b所示，可以将传统的双栅结构进行变更，保留在每行像素电极Pixel的行间隙处设置两条栅线Gaten-1和Gate n，但是该两条栅线Gate n_l和Gate η对应于同一行像素电极Pixel，即两条栅线Gate n-1和Gate η分别连接的第一开关晶体管Tl的朝向相同，其中，与远离该行像素电极Pixel的栅线Gate η连接的第一薄膜晶体管Tl的源极跨过另一条栅线Gate n_l与对应的像素电极Pixel η连接。此种结构相对于将像素电极Pixel分割为上下两部分可以减少黑矩阵的面积，从而减少像素透过率的损失。但是，第一薄膜晶体管Tl的源极会与跨过的栅线Gate n-1产生寄生电容，因此在设计时，需要通过其他手段抵消该寄生电容带来的影响。
[0060]并且，在本发明实施例提供的上述阵列基板中，与第二开关晶体管T2连接的栅线Gate并不是全部栅线Gate，这样会带来不同行的栅线Gate具有不同的电容值，一般地，与第二开关晶体管T2连接的栅线Gate的电容值要大于未与第二开关晶体管T2连接的栅线Gate的电容值，因此，为了平衡两者的电容值差异，需要对电容值较小的栅线Gate增加电阻，SP减小线宽来补偿信号延迟(RC Delay)以保证不同行栅线Gate控制的像素的充电率无差异。具体地，在本发明实施例提供的上述阵列基板中，与第二开关晶体管T2连接的栅线Gate的线宽设置为大于未与第二开关晶体管T2连接的栅线Gate的线宽。
[0061]在具体实施时，在本发明实施例提供的上述阵列基板中，为了通过第二开关晶体管T2对极性相反的两个像素电极Pixel在充电之前进行预充电，一般第二开关晶体管T2的源极和漏极分别连接的两个像素电极Pixel会通过对应的第一开关晶体管Tl与不同行的栅线Gate连接，此时，为了使预充电保持的时间尽可能的小，即其引起的瞬态影响尽可能的小以便可以忽略，一般地，首先会使第二开关晶体管T2的源极和漏极分别连接在相邻行进行充电的两个像素电极Pixel，其次，会将各第二开关晶体管T2的控制端(即栅极)与该第二开关晶体管T2连接的两个像素电极Pixel中先扫描的上一行扫描的栅线Gate连接。例如，如图1a所示，第二开关晶体管T2的源极和漏极分别连接像素电极Pixel n+1和Pixel n+2，且像素电极Pixel n+1与栅线Gate n+1连接，像素电极Pixel n+2与栅线Gate n+2连接，贝Ij第二开关晶体管T2的栅极与栅线Gate η连接为佳。
[0062]在具体实施时，本发明实施例提供的上述阵列基板在驱动时不限于反转方式，既可以应用于列反转，也可以应用于行反转，还可以应用于点反转，根据应用的反转类型，在阵列基板中第二开关晶体管Τ2具体连接的两个极性相反的像素电极Pixel的位置会有所不同，下面均以每隔0.5行像素电极Pixel设置一条栅线Gate的双栅结构为例，以具体的实例分别进行详细介绍。
[0063]实例一:
[0064]在阵列基板中采用列反转进行驱动，即在每帧显示时间内，对同一数据线Data加载极性相同的信号，对相邻的两条数据线Data加载极性相反的信号。此时，同一数据线Data连接的两列像素电极Pixel中各像素电极Pixel的极性相同，相邻的两条数据线Data分别连接的像素电极P i xe I的极性相反。
[0065]在采用列反转的驱动方式下，在阵列基板的各像素电极组100中，位于同一行的两个像素电极Pixel极性相反，且通过相邻行的栅线Gate进行充电，因此，如图1a所示，除了首行扫描的像素电极Pixel之外，其余各行像素电极Pixel中行相邻的两个像素电极Pixel通过第二开关晶体管T2相互预充电，即在每个像素电极组100中，同一行的两个像素电极Pixel分别与第二开关晶体管T2的源极和漏极相连，第二开关晶体管T2的栅极与位于像素电极Pixel的行间隙处的上一行扫描的栅线Gate相连，例如像素电极Pixel n+1和Pixel η+2通过第二开关晶体管Τ2相互预充电，第二开关晶体管Τ2的栅极与栅线Gate η相连。从时序图中可以看到，每个像素电极Pixel经过正负极性中和以后才开启充电，充电起点提高了一半，理论上逻辑功耗将降低50%，而充电时间亦可减少一半。
[0066]如图1b所示的时序图，以最高灰阶纯色画面显示为例对与同一第二开关晶体管T2连接的像素电极Pixel η+2和Pixel n+1进行的充电情况进行说明:在栅线Gate η处于开启状态时，第二开关晶体管Τ2处于导通状态，此时像素电极Pixel η+2和Pixel n+1为电荷共享状态，即预充电状态，电荷共享时长为tl;在栅线Gate n+1处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel n+1通过第一开关晶体管Tl进行充电，直至下次栅线Gate η开启前的这段时间t2为像素电极Pixel n+1的电量保持时间，同时，像素电极Pixel η+2保持预充电时的电量;在栅线Gate η+2处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel η+2通过第一开关晶体管Tl进行充电，直至下次栅线Gate η开启前的这段时间t3为像素电极Pixel η+2的电量保持时间，t3 = tl+t2，电荷共享时长tl极小，只有I/刷新频率/栅线数量秒的时间，大约只占到保持时间t2的1/60000，因此其瞬态影响可以忽略。
[0067]或者，在采用列反转的驱动方式下，在阵列基板的各像素电极组100中，位于相邻行的通过相邻行的栅线Gate进行充电的两个像素电极Pixel也极性相反，因此，如图5a所示，除了与首行扫描的栅线Gate连接的像素电极Pixel之外，每位于相邻行且不同列的极性不同的两个像素电极Pixel也可以通过第二开关晶体管T2相互预充电，即在每个像素电极组100中，位于不同行的两个像素电极Pixel分别与第二开关晶体管T2的源极和漏极相连，第二开关晶体管T2的栅极与位于像素电极Pixel的上下部分之间的间隙处的上一行扫描的栅线Gate相连，例如像素电极Pixel η和Pixel n+1通过第二开关晶体管T2相互预充电，第二开关晶体管Τ2的栅极与栅线Gate n_l相连。从时序图5b中可以看到，每个像素电极Pixel经过正负极性中和以后才开启充电，充电起点提高了一半，理论上逻辑功耗将降低50%，而充电时间亦可减少一半。
[0068]如图5b所示的时序图，以最高灰阶纯色画面显示为例对与同一第二开关晶体管T2连接的像素电极Pixel η和Pixel n+1进行的充电情况进行说明:在栅线Gate n_l处于开启状态时，第二开关晶体管T2处于导通状态，此时像素电极Pixel η和Pixel n+1为电荷共享状态，即预充电状态，电荷共享时长为tl;在栅线Gate η处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel η通过第一开关晶体管Tl进行充电，直至下次栅线Gate n-1开启前的这段时间t2为像素电极Pixel η的电量保持时间，同时，像素电极Pixeln+1保持预充电时的电量;在栅线Gate n+1处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel n+1通过第一开关晶体管Tl进行充电，直至下次栅线Gate n_l开启前的这段时间t3为像素电极Pixel n+1的电量保持时间，t3 = tl+t2，电荷共享时长tl极小，只有I/刷新频率/栅线数量秒的时间，大约只占到保持时间t2的1/60000，因此其瞬态影响可以忽略。
[0069]实例二:
[0070]在阵列基板中采用行反转进行驱动，即在每帧显示时间内，在对同一行像素电极Pixel充电时，对各数据线Data加载极性相同且与上一行像素电极Pixel充电时加载的信号极性相反的信号。此时，如图6a和图7a所示，同一行像素电极Pi xe I中各像素电极Pi xe I的极性相同，相邻行像素电极Pixel之间的极性相反，即第一行像素电极Pixel的极性为正，第二行像素电极Pixel的极性为负。
[0071]在采用行反转的驱动方式下，在阵列基板的各像素电极组100中，除了与首行扫描的栅线Gate连接的像素电极Pixel之外，每位于相邻行的极性不同的两个像素电极Pixel可以通过第二开关晶体管T2相互预充电。具体地，第二开关晶体管T2的连接方式可以有两种，一种如图6a所示，位于斜对角的两个像素电极Pixel通过第二开关晶体管T2相互预充电，SP在每个像素电极组100中，相邻列且相邻行的两个像素电极Pixel分别与第二开关晶体管T2的源极和漏极相连，第二开关晶体管T2的栅极与先扫描的像素电的上一行扫描的栅线Gate相连，例如像素电极Pixel η和Pixel n+1通过第二开关晶体管T2相互预充电。第二开关晶体管Τ2的栅极与栅线Gate n_l相连。从时序图中可以看到，每个像素电极Pixel经过正负极性中和以后才开启充电，充电起点提高了一半，理论上逻辑功耗将降低50%，而充电时间亦可减少一半。
[0072]如图6b所示的时序图，以最高灰阶纯色画面显示为例对与同一第二开关晶体管T2连接的像素电极Pixel η和Pixel n+1进行的充电情况进行说明:在栅线Gate n_l处于开启状态时，第二开关晶体管T2处于导通状态，此时像素电极Pixel η和Pixel n+1为电荷共享状态，即预充电状态，电荷共享时长为tl;在栅线Gate η处于开启状态时，第二开关晶体管Τ2处于关闭状态，此时像素电极Pixel η通过第一开关晶体管Tl进行充电，直至下次栅线Gate n-1开启前的这段时间t2为像素电极Pixel η的电量保持时间，同时，像素电极Pixeln+1保持预充电时的电量;在栅线Gate n+1处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel n+1通过第一开关晶体管Tl进行充电，直至下次栅线Gate n_l开启前的这段时间t3为像素电极Pixel n+1的电量保持时间，t3 = tl+t2，电荷共享时长tl极小，只有I/刷新频率/栅线数量秒的时间，大约只占到保持时间t2的1/60000，因此其瞬态影响可以忽略。
[0073]或者，在采用行反转的驱动方式下，第二开关晶体管T2的连接方式的第二种如图7a所示，每列相邻的两个像素电极Pixel也可以通过第二开关晶体管T2相互预充电，即在每个像素电极组100中，位于同一列的两个像素电极Pixel分别与第二开关晶体管T2的源极和漏极相连，第二开关晶体管T2的栅极与先扫描的像素电极Pixel的上一行扫描的栅线Gate相连，例如像素电极Pixel n-1和Pixel n+1通过第二开关晶体管T2相互预充电。第二开关晶体管T2的栅极与栅线Gate n_2相连。从时序图7b中可以看到，每个像素电极Pixel经过正负极性中和以后才开启充电，充电起点提高了一半，理论上逻辑功耗将降低50%，而充电时间亦可减少一半。
[0074]如图7b所示的时序图，以最高灰阶纯色画面显示为例对与同一第二开关晶体管T2连接的像素电极Pixel n-1和Pixel n+1进行的充电情况进行说明:在栅线Gate n_2处于开启状态时，第二开关晶体管T2处于导通状态，此时像素电极Pixel n-1和Pixel n+1为电荷共享状态，即预充电状态，电荷共享时长为tl;在栅线Gate n-1处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel n-1通过第一开关晶体管Tl进行充电，直至下次栅线Gate n-2开启前的这段时间t2为像素电极Pixel n_l的电量保持时间，同时，像素电极Pixel n+1保持预充电时的电量;在栅线Gate n+1处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel n+1通过第一开关晶体管Tl进行充电，直至下次栅线Gaten-2开启前的这段时间t3为像素电极Pixel n+1的电量保持时间，t3 = 2*tl+t2，电荷共享时长tl极小，只有I/刷新频率/栅线数量秒的时间，大约只占到保持时间t2的1/60000，因此其瞬态影响可以忽略。
[0075]实例三:
[0076]在阵列基板中采用点反转进行驱动，即在每帧显示时间内，在对同一行像素电极Pixel充电时，对各数据线Data加载与上一行像素电极Pixel充电时加载的信号极性相反的信号，且对相邻的两条数据线Data加载极性相反的信号。此时，如图8a和图9a所示，每相邻的两个像素电极Pixel的极性相反，即行相邻的两个像素电极Pixel的极性相反，列相邻的两个像素电极Pixel的极性也相反。
[0077]在采用点反转的驱动方式下，在阵列基板的各像素电极组100中，除了与首行扫描的栅线Gate连接的像素电极Pixel之外，每相邻的极性不同的两个像素电极Pixel可以通过第二开关晶体管T2相互预充电。具体地，第二开关晶体管T2的连接方式可以有两种，一种如图8a所示，位于行相邻的两个像素电极Pixel通过第二开关晶体管T2相互预充电，即在每个像素电极组100中，同一行的两个像素电极Pixel分别与第二开关晶体管T2的源极和漏极相连，第二开关晶体管T2的栅极与先扫描的像素电的上一行扫描的栅线Gate相连，例如像素电极Pixel n+1和Pixel n+2通过第二开关晶体管T2相互预充电。第二开关晶体管T2的栅极与栅线Gate η相连。从时序图中可以看到，每个像素电极Pixel经过正负极性中和以后才开启充电，充电起点提高了一半，理论上逻辑功耗将降低50%，而充电时间亦可减少一半。
[0078]如图Sb所示的时序图，以最高灰阶纯色画面显示为例对与同一第二开关晶体管T2连接的像素电极Pixel n+1和Pixel n+2进行的充电情况进行说明:在栅线Gate η处于开启状态时，第二开关晶体管Τ2处于导通状态，此时像素电极Pixel n+1和Pixel n+2为电荷共享状态，即预充电状态，电荷共享时长为tl;在栅线Gate n+1处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel n+1通过第一开关晶体管Tl进行充电，直至下次栅线Gate η开启前的这段时间t2为像素电极Pixel n+1的电量保持时间，同时，像素电极Pixel n+2保持预充电时的电量;在栅线Gate n+2处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel n+2通过第一开关晶体管Tl进行充电，直至下次栅线Gate η开启前的这段时间t3为像素电极Pixel n+2的电量保持时间，t3 = tl+t2，电荷共享时长tl极小，只有I/刷新频率/栅线数量秒的时间，大约只占到保持时间t2的1/60000，因此其瞬态影响可以忽略。
[0079]或者，在采用点反转的驱动方式下，第二开关晶体管T2的连接方式的第二种如图9a所示，每列相邻的两个像素电极Pixel也可以通过第二开关晶体管T2相互预充电，即在每个像素电极组100中，位于同一列的两个像素电极Pixel分别与第二开关晶体管T2的源极和漏极相连，第二开关晶体管T2的栅极与先扫描的像素电极Pixel的上一行扫描的栅线Gate相连，例如像素电极Pixel n-1和Pixel n+1通过第二开关晶体管T2相互预充电，第二开关晶体管Τ2的栅极与栅线Gate n_2相连。从时序图9b中可以看到，每个像素电极Pixel经过正负极性中和以后才开启充电，充电起点提高了一半，理论上逻辑功耗将降低50%，而充电时间亦可减少一半。
[0080]如图9b所示的时序图，以最高灰阶纯色画面显示为例对与同一第二开关晶体管T2连接的像素电极Pixel n-1和Pixel n+1进行的充电情况进行说明:在栅线Gate n_2处于开启状态时，第二开关晶体管T2处于导通状态，此时像素电极Pixel n-1和Pixel n+1为电荷共享状态，即预充电状态，电荷共享时长为tl;在栅线Gate n-1处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel n-1通过第一开关晶体管Tl进行充电，直至下次栅线Gate n-2开启前的这段时间t2为像素电极Pixel n_l的电量保持时间，同时，像素电极Pixel n+1保持预充电时的电量;在栅线Gate n+1处于开启状态时，第二开关晶体管T2处于关闭状态，此时像素电极Pixel n+1通过第一开关晶体管Tl进行充电，直至下次栅线Gaten-2开启前的这段时间t3为像素电极Pixel n+1的电量保持时间，t3 = 2*tl+t2，电荷共享时长tl极小，只有I/刷新频率/栅线数量秒的时间，大约只占到保持时间t2的1/60000，因此其瞬态影响可以忽略。
[0081]从上述三个实例的时序图中可以看出，在列反转的驱动方式下，每条数据线的信号反转最少，可以节省功耗。
[0082]基于同一发明构思，本发明实施例还提供了一种上述阵列基板的驱动方法，包括:
[0083]采用列反转驱动:在每帧显示时间内，对同一数据线加载极性相同的信号，对相邻的两条数据线加载极性相反的信号;或，
[0084]采用行反转驱动:在每帧显示时间内，在对同一行像素电极充电时，对各数据线加载极性相同且与上一行像素电极充电时加载的信号极性相反的信号;或，
[0085]采用点反转驱动:在每帧显示时间内，在对同一行像素电极充电时，对各数据线加载与上一行像素电极充电时加载的信号极性相反的信号，且对相邻的两条数据线加载极性相反的信号。
[0086]基于同一发明构思，本发明实施例还提供了一种液晶显示面板，包括本发明实施例提供的上述阵列基板。
[0087]基于同一发明构思，本发明实施例还提供了一种电致发光显示面板，包括本发明实施例提供的上述阵列基板。具体地，电致发光显示面板可以采用有机电致发光显示器件(OLED)实现其发光功能。
[0088]基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述液晶显示面板，或包括本发明实施例提供的上述电致发光显示面板，该显示装置可以为:手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述阵列基板的实施例，重复之处不再赘述。
[0089]本发明实施例提供的上述阵列基板、其驱动方法、液晶显示面板、电致发光显示面板及显示装置，在双栅结构的基础上，以未在像素电极列间隙处设置数据线的两列像素电极为一像素电极组100;在各像素电极组100中设置多个第二开关晶体管，因此第二开关晶体管与数据线无交叠而不会引起串扰(Crosstalk)不良的问题;除了与首行扫描的栅线连接像素电极之外，利用各第二开关晶体管对在每帧显示时间内极性不同的两个像素电极相互预充电。这样，在各像素电极通过第一开关晶体管进行充电之前，开启第二开关晶体管利用极性相反的两个像素电极进行相互电荷中和，以在各像素电极充电之前提升充电起点，从而缩短充电时间且节省功耗。本发明实施例提供的上述产品，在使用双栅结构降低成本的基础上，通过增加第二开关晶体管进行预充电实现了快速充电和提高刷新频率，且采用电荷共享的方式进行预充电可以降低逻辑功耗。
[0090]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种阵列基板，其特征在于，包括:呈阵列排布的多个像素电极，多条栅线，多条数据线，与各所述像素电极一一对应且用于控制各所述像素电极充电的多个第一开关晶体管，以及用于所述像素电极预充电的多个第二开关晶体管;其中， 以每相邻两列所述像素电极为一像素电极组，各所述像素电极组之间的列间隙处和全部所述像素电极组的最外左右两侧均设置有数据线，所述数据线通过所述第一开关晶体管分别与相邻所述像素电极连接； 每行所述像素电极分别对应于两条所述栅线，在每行所述像素电极中分别位于所述数据线不同侧的两个所述像素电极分别通过所述第一开关晶体管与对应的不同所述栅线连接； 在各所述像素电极组中，除了与首行扫描的所述栅线连接所述像素电极之外，在每帧显示时间内极性不同的每两个所述像素电极通过所述第二开关晶体管相互预充电。2.如权利要求1所述的阵列基板，其特征在于，每行所述像素电极被分为采用导线连接的上下两部分，在所述上下两部分之间设置与该行所述像素电极对应的一条所述栅线，在与该行所述像素电极相邻的行间隙处设置有与该行所述像素电极对应的另一条所述栅线。3.如权利要求2所述的阵列基板，其特征在于，每行所述像素电极被分为所占面积相同的上下两部分。4.如权利要求2所述的阵列基板，其特征在于，各所述第一开关晶体管的朝向一致;或者，每相邻两条所述栅线中，一条栅线连接的各所述第一开关晶体管的朝向与另一条栅线连接的各所述第一开关晶体管的朝向相反。5.如权利要求1所述的阵列基板，其特征在于，在每行所述像素电极的行间隙处设置有两条与同一行所述像素电极对应的两条所述栅线。6.如权利要求1所述的阵列基板，其特征在于，各所述第二开关晶体管的控制端与该第二开关晶体管连接的两个所述像素电极中先扫描的上一行扫描的栅线连接。7.如权利要求1-6任一项所述的阵列基板，其特征在于，在每帧显示时间内，同一数据线连接的两列所述像素电极中各所述像素电极的极性相同，相邻的两条数据线分别连接的像素电极的极性相反； 在各所述像素电极组中，除了首行扫描的所述像素电极之外，其余各行所述像素电极中行相邻的两个所述像素电极通过所述第二开关晶体管相互预充电；或，除了与首行扫描的所述栅线连接的所述像素电极之外，每位于相邻行且不同列的极性不同的两个所述像素电极通过所述第二开关晶体管相互预充电。8.如权利要求1-6任一项所述的阵列基板，其特征在于，在每帧显示时间内，同一行所述像素电极中各所述像素电极的极性相同，相邻行所述像素电极之间的极性相反； 在各所述像素电极组中，除了与首行扫描的所述栅线连接的所述像素电极之外，每位于相邻行的极性不同的两个所述像素电极通过所述第二开关晶体管相互预充电。9.如权利要求1-6任一项所述的阵列基板，其特征在于，在每帧显示时间内，每相邻的两个所述像素电极的极性相反； 在各所述像素电极组中，除了首行扫描的所述像素电极之外，其余各行所述像素电极中行相邻的两个所述像素电极通过所述第二开关晶体管相互预充电；或，除了与首行扫描的所述栅线连接的所述像素电极之外，列相邻的两个所述像素电极通过所述第二开关晶体管相互预充电。10.如权利要求1-6任一项所述的阵列基板，其特征在于，与所述第二开关晶体管连接的所述栅线的线宽大于未与所述第二开关晶体管连接的所述栅线的线宽。11.一种液晶显示面板，其特征在于，包括如权利要求1-10任一项所述阵列基板。12.—种电致发光显示面板，其特征在于，包括如权利要求1-10任一项所述阵列基板。13.—种显示装置，其特征在于，包括如权利要求11所述的液晶显示面板，或包括如权利要求12所述的电致发光显示面板。14.一种如权利要求1-10任一项所述的阵列基板的驱动方法，其特征在于，包括: 在每帧显示时间内，对同一数据线加载极性相同的信号，对相邻的两条数据线加载极性相反的信号;或， 在每帧显示时间内，在对同一行像素电极充电时，对各数据线加载极性相同且与上一行像素电极充电时加载的信号极性相反的信号;或， 在每帧显示时间内，在对同一行像素电极充电时，对各数据线加载与上一行像素电极充电时加载的信号极性相反的信号，且对相邻的两条数据线加载极性相反的信号。
【文档编号】G09G3/36GK106019743SQ201610425536
【公开日】2016年10月12日
【申请日】2016年6月15日
【发明人】许卓, 汪锐, 白雅杰, 金在光, 尚飞, 邱海军
【申请人】京东方科技集团股份有限公司, 重庆京东方光电科技有限公司