一种goa电路及液晶显示器的制造方法
【专利摘要】本发明提供一种GOA电路及液晶显示器，包括级联的多级GOA单元电路，每一级GOA单元电路均包括：级传信号缓冲模块，其包括依次串联的N个反相器，其中N为奇数；以及，至少一个反相器内设有第一电容和第二电容；其中，第一电容的一端接入第一恒压电位，第二电容的一端接入第二恒压电位，第一电容的另一端和第二电容的另一端电性连接于第N?1个反相器的输出端。本发明所提供的GOA电路及液晶显示器通过在N个反相器内的至少一个反相器上设置第一电容和第二电容，将级传信号进行滤波处理，避免因电源跳变或外界干扰造成的级传信号失真，从而使级传信号稳定输出以及更好地控制像素电极的充电，进而不会影响液晶的偏转和面板的光透过率。
【专利说明】
_种GOA电路及液晶显不器
技术领域
[0001]本发明涉及液晶显示技术领域，尤其涉及一种GOA电路及液晶显示器。
【背景技术】
[0002]阵列基板行驱动(G0A，Gate Driver On Array或Gate On Array)电路，是利用现有薄膜晶体管显示装置(TFT-LCD)阵列(Array)制程将栅线(Gate)行扫描驱动信号电路制作在阵列基板上，以实现对栅线逐行扫描的驱动方式的一项技术。其与传统的柔性电路板(COF)和玻璃电路板(COG)工艺相比，不仅节省了制作成本，而且还可以省去栅极方向绑定(Bonding)的工艺，对提升产能极为有利，并提高了显示装置的集成度。
[0003]目前大部分的GOA电路都使用级传信号直接开启下一级的GOA电路。但是，由于级传信号在逐级传递的过程中有可能会跳变或者受到外界干扰，从而使输出的级传信号失真，这样会影响像素电极的充电状况，进而影响液晶的偏转和面板的光透过率。
【发明内容】
[0004]本发明提供一种GOA电路，可以有效的解决现有技术中因级传信号在逐级传递过程中有可能会跳变或者受到外界干扰，从而使输出的级传信号失真，影响像素电极的充电状况，进而影响液晶的偏转和面板的光透过率的技术问题。
[0005]为了解决上述技术问题，本发明提供的GOA电路，包括级联的多级GOA单元电路，每一级GOA单元电路均包括:级传信号缓冲模块，用于输出本级级传信号并增加本级级传信号的稳定性；
[0006]所述级传信号缓冲模块包括依次串联的N个反相器，其中，N为奇数，所述反相器包括第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极电性连接于第N-1个所述反相器的输出端，所述第一薄膜晶体管的源极接入第一恒压电位，所述第二薄膜晶体管的源极接入第二恒压电位，所述第一薄膜晶体管的漏极和所述第二薄膜晶体管的漏极电性连接于第N+1个所述反相器的输入端；以及，
[0007]至少一个反相器内设有第一电容和第二电容;其中，所述第一电容的一端接入所述第一恒压电位，所述第二电容的一端接入所述第二恒压电位，所述第一电容的另一端和所述第二电容的另一端电性连接于第N-1个所述反相器的输出端。
[0008]所述第一恒压电位为恒压高电位，所述第二恒压电位为恒压低电位。
[0009]所述第一薄膜晶体管为P型薄膜晶体管，所述第二薄膜晶体管为N型薄膜晶体管。
[0010]第一个所述反相器的输入端接入本级级传信号。
[0011]最后一个所述反相器的输出端电性连接于下一级所述GOA单元电路的输入端。
[0012]所述每一级GOA单元电路还包括正反相扫描控制模块、锁存模块、复位模块及信号处理模块；
[0013]所述正反相扫描控制模块包括两个传输门；所述第一个传输门的输入端接入上一级级传信号，第一控制端电性连接于第一控制单元，第二控制端电性连接于第二控制单元，输出端电性连接于所述锁存模块的输入端;所述第二个传输门的输入端接入上一级级传信号，第一控制端电性连接于第二控制单元，第二控制端电性连接于第一控制单元，输出端电性连接于所述锁存模块的输入端；
[0014]所述锁存模块包括两个时钟控制反相器及一个所述反相器;所述第一个时钟控制反相器的第一端电性连接于所述正反相扫描控制模块的输出端，第二端电性连接于所述锁存模块上的所述反相器的输出端，控制端接入第一时钟信号，输出端电性连接于所述锁存模块上的所述反相器的输入端;所述第二个时钟控制反相器的第二端电性连接于所述正反相扫描控制模块的输出端，第一端电性连接于所述锁存模块上的所述反相器的输出端，控制端接入第二时钟信号，输出端电性连接于所述锁存模块上的所述反相器的输入端；
[0015]所述复位模块包括第九薄膜晶体管，所述第九薄膜晶体管的栅极接入复位信号，源极接地，漏极电性连接于所述锁存模块上的所述反相器的输入端；
[0016]所述信号处理模块包括一与非门控制器，所述与非门控制器的第一输入端电性连接于所述锁存模块上的所述反相器的输出端，第二输入端接入第三时钟信号，输出端电性连接于所述级传信号缓冲模块的输入端。
[0017]所述传输门包括第七薄膜晶体管和第八薄膜晶体管，所述第七薄膜晶体管的栅极电性连接于所述第一控制端，所述第八薄膜晶体管的栅极电性连接于所述第二控制端，所述第七薄膜晶体管的源极和所述第八薄膜晶体管的源极电性连接于所述输入端，所述第七薄膜晶体管的漏极和所述第八薄膜晶体管的漏极电性连接于所述锁存模块的输入端。
[0018]所述时钟控制反相器包括第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管及第六薄膜晶体管；
[0019]所述第三薄膜晶体管的栅极电性连接于所述第一端，源极接入恒压高电位，漏极电性连接于所述第四薄膜晶体管的源极；
[0020]所述第四薄膜晶体管的栅极和所述第五薄膜晶体管的栅极电性连接于所述控制端，所述第四薄膜晶体管的漏极和所述第五薄膜晶体管的漏极电性连接于所述时钟控制反相器的输出端;所述第五薄膜晶体管的源极电性连接于所述第六薄膜晶体管的漏极；
[0021]所述第六薄膜晶体管的栅极电性连接于所述第二端，源极接入恒压低电位。
[0022]所述与非门控制器包括第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管及第十三薄膜晶体管；
[0023]所述第十薄膜晶体管的栅极和所述第十二薄膜晶体管的栅极电性连接于所述第一输入端，所述第十薄膜晶体管的源极和所述第十一薄膜晶体管的源极接入恒压高电位，所述第十薄膜晶体管的漏极、所述第十一薄膜晶体管的漏极及所述第十二薄膜晶体管的漏极电性连接于所述与非门控制器的输出端，所述第十一薄膜晶体管的栅极和所述第十三薄膜晶体管的栅极电性连接于所述第二输入端;所述第十二薄膜晶体管的源极电性连接于所述第十三薄膜晶体管的漏极，所述第十三薄膜晶体管的源极接入恒压低电位。
[0024]依据本发明的上述目的，提出一种液晶显示器，包括所述的GOA电路。
[0025]本发明所提供的GOA电路及液晶显示器通过在N个反相器内的至少一个反相器上设置第一电容和第二电容，将级传信号进行滤波处理，避免因电源跳变或外界干扰造成的级传信号失真，从而使级传信号稳定输出以及更好地控制像素电极的充电，进而不会影响液晶的偏转和面板的光透过率。
【附图说明】
[0026]下面结合附图，通过对本发明的【具体实施方式】详细描述，将使本发明的技术方案及其它有益效果显而易见。
[0027]图1为本发明GOA电路的实施例电路图；
[0028]图2为反相器的具体电路结构示意图；
[0029]图3为传输门的具体电路结构示意图；
[0030]图4为时钟控制反相器的具体电路结构示意图；
[0031 ]图5为与非门控制器的具体电路结构示意图；
[0032]图6为本发明GOA电路的实施例第一级GOA单元电路图；
[0033]图7为本发明GOA电路的实施例最后一级GOA单元电路图；
[0034]图8为本发明GOA电路的实施例电路的工作时序图。
【具体实施方式】
[0035]为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
[0036]参见图1，为本发明GOA电路的实施例电路图；
[0037]本发明的GOA电路，包括级联的多级GOA单元电路，每一级GOA单元电路均包括:级传信号缓冲模块500，用于输出本级级传信号并增加本级级传信号的稳定性；
[0038]所述级传信号缓冲模块500包括依次串联的N个反相器501，其中，N为奇数，优选地，本实施例所述级传信号缓冲模块500包括依次串联的3个反相器501。需要说明的是，所述反相器在空间允许下并不局限于3个，任意奇数个在空间允许下都是可以的。
[0039]如图2所示，所述反相器501包括第一薄膜晶体管Tl和第二薄膜晶体管T2，所述第一薄膜晶体管Tl的栅极和所述第二薄膜晶体管T2的栅极电性连接于上一个所述反相器501的输出端B，所述第一薄膜晶体管Tl的源极接入第一恒压电位，所述第二薄膜晶体管T2的源极接入第二恒压电位，所述第一薄膜晶体管Tl的漏极和所述第二薄膜晶体管T2的漏极电性连接于下一个所述反相器501的输入端A;以及，
[0040]至少一个反相器501内设有第一电容Cl和第二电容C2，优选地，本实施例在所述级传信号缓冲模块500的每一个反相器501内都设有第一电容Cl和第二电容C2。需要说明的是，并不一定要在每个反相器内都设置第一电容Cl和第二电容C2，若空间不允许，可在其中一个反相器501内设置第一电容Cl和第二电容C2即可。
[0041]所述第一电容Cl的一端接入所述第一恒压电位，所述第二电容C2的一端接入所述第二恒压电位，所述第一电容Cl的另一端和所述第二电容C2的另一端电性连接于上一个所述反相器501的输出端B。
[0042]所述第一恒压电位为恒压高电位VGH，所述第二恒压电位为恒压低电位VGL。
[0043]所述第一薄膜晶体管Tl为P型薄膜晶体管，所述第二薄膜晶体管T2为N型薄膜晶体管。
[0044]所述串联的3个反相器501中的第一个所述反相器501的输入端A接入本级级传信号，输出端B电性连接于第二个所述反相器501的输入端A。
[0045]所述串联的3个反相器501中的最后一个所述反相器501的输出端B电性连接于下一级所述GOA单元电路的输入端。
[0046]所述每一级GOA单元电路还包括正反相扫描控制模块100、锁存模块200、复位模块300及信号处理模块400;
[0047 ]参阅图1、图3，所述正反相扫描控制模块100包括两个传输门1I;所述第一个传输门101的输入端I接入上一级级传信号G(n-l)，第一控制端G电性连接于第一控制单元D2U，第二控制端H电性连接于第二控制单元U2D，输出端J电性连接于所述锁存模块200的输入端;所述第二个传输门101的输入端I接入上一级级传信号G(n+1)，第一控制端G电性连接于第二控制单元U2D，第二控制端H电性连接于第一控制单元D2U，输出端J电性连接于所述锁存模块200的输入端；
[0048]参阅图1、图4，所述锁存模块200包括两个时钟控制反相器201及一个所述反相器501;所述第一个时钟控制反相器201的第一端E电性连接于所述正反相扫描控制模块100的输出端，第二端D电性连接于所述锁存模块200上的所述反相器501的输出端B，控制端C接入第一时钟信号XCKl，输出端F电性连接于所述锁存模块200上的所述反相器501的输入端A;所述第二个时钟控制反相器201的第二端D电性连接于所述正反相扫描控制模块100的输出端，第一端E电性连接于所述锁存模块200上的所述反相器501的输出端B，控制端C接入第二时钟信号CKl，输出端F电性连接于所述锁存模块200上的所述反相器501的输入端A;
[0049]所述第一时钟信号XCKl的相位与所述第二时钟信号CKl的相位相反。
[0050]所述复位模块300包括第九薄膜晶体管T9，所述第九薄膜晶体管T9的栅极接入复位信号Reset，源极接地，漏极电性连接于所述锁存模块200上的所述反相器501的输入端A;
[0051]本发明的GOA电路在正常工作之前，需对级传信号进行电位的复位清零处理。具体地，所述第九薄膜晶体管T9为P型薄膜晶体管，当所述复位信号Reset为低电位时，所述第九薄膜晶体管T9导通，将所述时钟控制反相器201的输出端F进行复位清零。
[0052]参阅图1、图5，所述信号处理模块400包括一与非门控制器401，所述与非门控制器401的第一输入端K电性连接于所述锁存模块200上的所述反相器501的输出端B，第二输入端L接入第三时钟信号CK3，输出端M电性连接于所述级传信号缓冲模块500的输入端。
[0053]如图3所示，所述传输门101包括第七薄膜晶体管T7和第八薄膜晶体管T8，所述第七薄膜晶体管T7的栅极电性连接于所述第一控制端G，所述第八薄膜晶体管T8的栅极电性连接于所述第二控制端H，所述第七薄膜晶体管T7的源极和所述第八薄膜晶体管T8的源极电性连接于所述输入端I，所述第八薄膜晶体管的栅极电性连接于所述第二控制端H，所述第七薄膜晶体管T7的漏极和所述第八薄膜晶体管T8的漏极电性连接于所述输出端J。
[0054]所述第七薄膜晶体管为P型薄膜晶体管，所述第八薄膜晶体管为N型薄膜晶体管。
[0055]如图4所示，所述时钟控制反相器201包括第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5及第六薄膜晶体管T6;
[0056]所述第三薄膜晶体管T3的栅极电性连接于所述第一端E，源极接入恒压高电位，漏极电性连接于所述第四薄膜晶体管T4的源极；
[0057]所述第四薄膜晶体管T4的栅极和所述第五薄膜晶体管T5的栅极电性连接于所述控制端C，所述第四薄膜晶体管T4的漏极和所述第五薄膜晶体管T5的漏极电性连接于所述输出端F;所述第五薄膜晶体管T5的源极电性连接于所述第六薄膜晶体管T6的漏极；
[0058]所述第六薄膜晶体管T6的栅极电性连接于所述第二端D，源极接入恒压低电位。
[0059]所述第三薄膜晶体管和所述第四薄膜晶体管为P型薄膜晶体管;所述第五薄膜晶体管和所述第六薄膜晶体管为N型薄膜晶体管。
[0060]如图5所示，所述与非门控制器401包括第十薄膜晶体管T10、第十一薄膜晶体管Tl 1、第十二薄膜晶体管Tl 2及第十三薄膜晶体管Tl 3;
[0061]所述第十薄膜晶体管TlO的栅极和所述第十二薄膜晶体管T12的栅极电性连接于所述第一输入端K，所述第十薄膜晶体管TlO的源极和所述第十一薄膜晶体管Tll的源极接入恒压高电位，所述第十薄膜晶体管TlO的漏极、所述第十一薄膜晶体管Tll的漏极及所述第十二薄膜晶体管T12的漏极电性连接于所述输出端M，所述第十一薄膜晶体管Tll的栅极和所述第十三薄膜晶体管T13的栅极电性连接于所述第二输入端L;所述第十二薄膜晶体管T12的源极电性连接于所述第十三薄膜晶体管T13的漏极，所述第十三薄膜晶体管T13的源极接入恒压低电位。
[0062]所述第十薄膜晶体管和所述第十一薄膜晶体管为P型薄膜晶体管;所述第十二薄膜晶体管和所述第十三薄膜晶体管为N型薄膜晶体管。
[0063]特别地，请参阅图6，在第一级GOA单元电路中，所述第一个传输门101的输入端I接入入电路的起始信号STV。
[0064]请参阅图7，最后一级GOA单元电路中，所述第二个传输门101的输入端I接入电路的起始信号STV。
[0065]下面以正向扫描为例，本发明GOA电路的实施例应用于双向驱动GOA电路中，参阅图8，其工作过程为:自电路的起始信号STV启动第一级的GOA电路，依次逐级进行扫描驱动。扫描驱动至第N级GOA单元电路时，第一控制单元D2U为低电位，第二控制单元U2D位高电位，从而将级传信号G (η-1)传至锁存模块200的输入端。
[0066]级传信号G(n-l)传至锁存模块200的输入端时，当所述级传信号为高电位，所述第一时钟信号XCKl为低电位，则所述第二时钟信号CKl为高电位，此时所述时钟控制反相器201的输出端F则输出低电位的反相级传信号XQ(n)，再经反相器501反相后得到高电位的级传信号Q(n)。当所述第一时钟信号XCKl为高电位，则所述第二时钟信号CKl为低电位时，此时所述时钟控制反相器201的输出端F则输出低电位的反相级传信号XQ(n)，再经反相器501反相后得到高电位的级传信号Q(n)，实现了对级传信号Q(n)的锁存。
[0067]进一步地，级传信号G(n-l)传至锁存模块200的输入端时，当所述级传信号为低电位，所述第一时钟信号XCKl为低电位，则所述第二时钟信号CKl为高电位，此时所述时钟控制反相器201的输出端F则输出高电位的反相级传信号XQ(n)，再经反相器501反相后得到低电位的级传信号Q(n)。当所述第一时钟信号XCKl为高电位，则所述第二时钟信号CKl为低电位时，此时所述时钟控制反相器201的输出端F则输出高电位的反相级传信号XQ(n)，再经反相器501反相后得到低电位的级传信号Q(n)，实现了对级传信号Q(n)的锁存。
[0068]接着，级传信号Q(n)传至信号处理模块400的输入端时，此时级传信号为高电位，第三时钟信号CK3为高电位，则所述与非门控制器401的第一输入端K为高电位，第二输入端L为高电位，输出端M为低电位，经3个反相器501后，所述级传信号为高电位；当所述第三时钟信号CK3为低电位时，所述与非门控制器401的输出端，为高电位，经3个反相器501后，所述级传信号为低电位。
[0069]进一步地，级传信号传至信号处理模块400的输入端时，此时级传信号为低电位，第三时钟信号CK3为高电位，则所述与非门控制器401的第一输入端K为低电位，第二输入端L为高电位，输出端M为低电位，经奇数个反相器501后，所述级传信号为低电位;当所述第三时钟信号CK3为低电位时，所述与非门控制器401的输出端，为高电位，经奇数个反相器501后，所述级传信号为低电位。
[0070]特别地，所述3个反相器501中都设有第一电容Cl和第二电容C2，将信号处理模块400输出的级传信号经电容滤波作用，从使得级传信号缓冲模块输出的级传信号更加稳定。
[0071]本发明所提供的GOA电路及液晶显示器通过在奇数个反相器内的至少一个反相器上设置第一电容和第二电容，将级传信号进行滤波处理，避免因电源跳变或外界干扰造成的就传信号失真，从而实现更稳定的输出以及更好地控制像素电极的充电，进而不会影响液晶的偏转和面板的光透过率。
[0072]以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
【主权项】
1.一种GOA电路，其特征在于，包括级联的多级GOA单元电路，每一级GOA单元电路均包括:级传信号缓冲模块，用于输出本级级传信号并增加本级级传信号的稳定性； 所述级传信号缓冲模块包括依次串联的N个反相器，其中，N为奇数，所述反相器包括第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极电性连接于第N-1个所述反相器的输出端，所述第一薄膜晶体管的源极接入第一恒压电位，所述第二薄膜晶体管的源极接入第二恒压电位，所述第一薄膜晶体管的漏极和所述第二薄膜晶体管的漏极电性连接于第N+1个所述反相器的输入端；以及， 至少一个反相器内设有第一电容和第二电容；其中，所述第一电容的一端接入所述第一恒压电位，所述第二电容的一端接入所述第二恒压电位，所述第一电容的另一端和所述第二电容的另一端电性连接于所述第N-1个所述反相器的输出端。2.根据权利要求1所述的GOA电路，其特征在于，所述第一恒压电位为恒压高电位，所述第二恒压电位为恒压低电位。3.根据权利要求1所述的GOA电路，其特征在于，所述第一薄膜晶体管为P型薄膜晶体管，所述第二薄膜晶体管为N型薄膜晶体管。4.根据权利要求1所述的GOA电路，其特征在于，第一个所述反相器的输入端接入本级级传信号。5.根据权利要求1所述的GOA电路，其特征在于，最后一个所述反相器的输出端电性连接于下一级所述GOA单元电路的输入端。6.根据权利要求1所述的GOA电路，其特征在于，所述每一级GOA单元电路还包括正反相扫描控制模块、锁存模块、复位模块及信号处理模块； 所述正反相扫描控制模块包括两个传输门；所述第一个传输门的输入端接入上一级级传信号，第一控制端电性连接于第一控制单元，第二控制端电性连接于第二控制单元，输出端电性连接于所述锁存模块的输入端;所述第二个传输门的输入端接入上一级级传信号，第一控制端电性连接于第二控制单元，第二控制端电性连接于第一控制单元，输出端电性连接于所述锁存模块的输入端； 所述锁存模块包括两个时钟控制反相器及一个所述反相器;所述第一个时钟控制反相器的第一端电性连接于所述正反相扫描控制模块的输出端，第二端电性连接于所述锁存模块上的所述反相器的输出端，控制端接入第一时钟信号，输出端电性连接于所述锁存模块上的所述反相器的输入端;所述第二个时钟控制反相器的第二端电性连接于所述正反相扫描控制模块的输出端，第一端电性连接于所述锁存模块上的所述反相器的输出端，控制端接入第二时钟信号，输出端电性连接于所述锁存模块上的所述反相器的输入端； 所述复位模块包括第九薄膜晶体管，所述第九薄膜晶体管的栅极接入复位信号，源极接地，漏极电性连接于所述锁存模块上的所述反相器的输入端； 所述信号处理模块包括一与非门控制器，所述与非门控制器的第一输入端电性连接于所述锁存模块上的所述反相器的输出端，第二输入端接入第三时钟信号，输出端电性连接于所述级传信号缓冲模块的输入端。7.根据权利要求6所述的GOA电路，其特征在于，所述传输门包括第七薄膜晶体管和第八薄膜晶体管，所述第七薄膜晶体管的栅极电性连接于所述第一控制端，所述第八薄膜晶体管的栅极电性连接于所述第二控制端，所述第七薄膜晶体管的源极和所述第八薄膜晶体管的源极电性连接于所述输入端，所述第七薄膜晶体管的漏极和所述第八薄膜晶体管的漏极电性连接于所述锁存模块的输入端。8.根据权利要求6所述的GOA电路，其特征在于，所述时钟控制反相器包括第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管及第六薄膜晶体管； 所述第三薄膜晶体管的栅极电性连接于所述第一端，源极接入恒压高电位，漏极电性连接于所述第四薄膜晶体管的源极； 所述第四薄膜晶体管的栅极和所述第五薄膜晶体管的栅极电性连接于所述控制端，所述第四薄膜晶体管的漏极和所述第五薄膜晶体管的漏极电性连接于所述时钟控制反相器的输出端;所述第五薄膜晶体管的源极电性连接于所述第六薄膜晶体管的漏极； 所述第六薄膜晶体管的栅极电性连接于所述第二端，源极接入恒压低电位。9.根据权利要求6所述的GOA电路，其特征在于，所述与非门控制器包括第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管及第十三薄膜晶体管； 所述第十薄膜晶体管的栅极和所述第十二薄膜晶体管的栅极电性连接于所述第一输入端，所述第十薄膜晶体管的源极和所述第十一薄膜晶体管的源极接入恒压高电位，所述第十薄膜晶体管的漏极、所述第十一薄膜晶体管的漏极及所述第十二薄膜晶体管的漏极电性连接于所述与非门控制器的输出端，所述第十一薄膜晶体管的栅极和所述第十三薄膜晶体管的栅极电性连接于所述第二输入端;所述第十二薄膜晶体管的源极电性连接于所述第十三薄膜晶体管的漏极，所述第十三薄膜晶体管的源极接入恒压低电位。10.—种液晶显示器，其特征在于，所述液晶显示器包括权利要求1-9任一所述的GOA电路。
【文档编号】G02F1/1345GK106097996SQ201610421842
【公开日】2016年11月9日
【申请日】2016年6月13日 公开号201610421842.3, CN 106097996 A, CN 106097996A, CN 201610421842, CN-A-106097996, CN106097996 A, CN106097996A, CN201610421842, CN201610421842.3
【发明人】张春倩, 王超, 薛景峰, 李亚锋
【申请人】武汉华星光电技术有限公司