的电位为高电平；
[0044]图5b为实施例一中驱动电路工作的第二阶段电路图，即图4中T2时段，第一时钟信号CK为高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的低电平，控制第二晶体管M2打开，第一电平信号VGH经第二晶体管M2传输至第二节点N2，第二节点N2保持高电平；
[0045]图5c为实施例一中驱动电路工作的第三阶段电路图，即图4中T3时段，第一时钟信号CK为高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的低电平，控制第二晶体管M2打开，第一电平信号VGH经第二晶体管M2传输至第二节点N2，虽然第二时钟信号XCK由高电平变为低电平，会对第二节点N2的电位有短暂的拉低作用，但第二晶体管M2持续给第二节点N2传输高电平的第一电平信号VGH，因此第二节点N2保持高电平；
[0046]图5d为实施例一中驱动电路工作的第四阶段电路图，即图4中T4时段，第一时钟信号CK为高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的低电平，控制第二晶体管M2打开，第一电平信号VGH经第二晶体管M2传输至第二节点N2，第二时钟信号XCK由低电平变为高电平，第二节点N2仍然保持高电平；
[0047]图5e为实施例一中驱动电路工作的第五阶段电路图，即图4中T5时段，第一时钟信号CK输入低电平，控制第一晶体管Ml打开，起始信号IN由低电平变为高电平，经第一晶体管Ml传输至第一节点NI，使得第一节点NI的电位由低电平转为高电平且储存至第一电容Cl，控制第二晶体管M2关闭，第二时钟信号XCK保持输入高电平，因此第二电容C2可以保持第二节点N2的电位不变，也即第二节点N2保持高电平；
[0048]图5f为实施例一中驱动电路工作的第六阶段电路图，即图4中T6时段，第一时钟信号CK为高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的高电平，控制第二晶体管M2关闭，第二时钟信号XCK保持输入高电平，因此第二节点N2的电位由第二电容C2保持为高电平；
[0049]图5g为实施例一中驱动电路工作的第七阶段电路图，即图4中T7时段，第一时钟信号CK为高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的高电平，控制第二晶体管M2关闭，第二时钟信号XCK发生跳变，由高电平变为低电平，通过第二电容C2的耦合作用，控制第二节点N2的电位发生跳变，也即由高电平变为低电平；
[0050]图5h为实施例一中驱动电路工作的第八阶段电路图，即图4中T8时段，第一时钟信号CK为高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的高电平，控制第二晶体管M2关闭，第二时钟信号XCK发生跳变，由低电平变为高电平，通过第二电容C2的耦合作用，控制第二节点N2的电位发生跳变，也即由低电平变为高电平。
[0051]实施例二
[0052]本发明优选实施例二提供了一种发光控制电路，如图6所示，包括输入单元10和反向单元20，其中，输入单元10包括如实施例一所描述的驱动电路，也即包括第一晶体管Ml、第二晶体管M2、第一电容Cl和第二电容C2，而反向单元20包括第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第三电容C3和第四电容C4，也即整个发光驱动电路包括第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第一电容Cl、第二电容C2、第三电容C3、第四电容C4。
[0053]其中:
[0054]第一晶体管Ml的栅极耦接用于接收第一时钟信号的第一时钟信号输入端CK，第一端耦接用于接收起始信号的起始信号输入端IN，第二端耦接第一节点NI ;
[0055]第二晶体管M2的栅极耦接第一节点NI，第一端耦接用于接收第一电平信号的第一电平信号输入端VGH，第二端耦接第二节点N2 ；
[0056]第一电容Cl耦接于第一电平信号输入端CK与第一节点NI之间，用于保持第一节点NI的电位稳定；
[0057]第二电容C2的第一极板耦接用于接收第二时钟信号的第二时钟信号输入端XCK，第二极板耦接第二节点N2，第二电容C2用于控制第二节点N2的电位变化；
[0058]第三晶体管M3的栅极耦接第二节点N2，第一端耦接第一电平信号输入端VGH，第二端耦接第四节点N4 ;
[0059]第四晶体管M4的第一端通过第三电容C3与第一时钟信号输入端CK耦接，第四晶体管M4的栅极与其第一端耦接，使得第四晶体管等效于二极管，只能单向导通，第四晶体管M4的第二端耦接于第四节点N4 ;
[0060]第五晶体管M5的栅极耦接第二时钟信号输入端XCK，第二端耦接第四晶体管M4的第一端，第一端耦接用于接收第二电平信号的第二电平信号输入端VGL ;
[0061]第六晶体管M6的栅极耦接于第四节点N4，第一端耦接于所述第一电平信号输入端VGH，第二端耦接于所述第三节点N3 ；
[0062]第七晶体管M7的栅极耦接第二节点N2，第一端耦接于第二电平信号输入端VGL，第二端耦接于第三节点N3 ；
[0063]第八晶体管M8的栅极耦接第三节点N3，第一端耦接第一电平信号输入端VGH，第二端耦接发光控制电路的输出端OUT ；
[0064]第九晶体管M9的栅极耦接于第四节点N4，第一端耦接第二电平信号输入端VGL，第二端耦接发光控制电路的输出端OUT ；
[0065]第四电容C4耦接于第四节点N4和发光控制电路输出端OUT之间，用于保持输出端OUT的输出信号稳定。
[0066]进一步的，实施例一提供的发光控制电路中第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9可以是PMOS管，也可以是NMOS管。优选的，其中第一时钟信号输入端CK输入的第一时钟信号和第二时钟信号输入端XCK输入的第二时钟信号是脉冲信号，相位相差180度。当第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9均为PMOS管时，第一电平信号输入端VGH输入的第一电平信号为恒定的高电平，第二电平信号输入端VGL输入的第二电平信号为恒定的低电平；当第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9均为NMOS管时，第一电平信号输入端VGH输入的第一电平信号为恒定的低电平，第二电平信号输入端VGL输入的第二电平信号为恒定的高电平。实际使用时，起始信号、第一电平信号、第二电平信号、第一时钟信号和第二时钟信号的高电平的电平值可以选10V，低电平的电平值可以选-5V，也可以根据晶体管的设计类型和实际需要进行设定。需要说明书的是，对于PMOS来说，晶体管的第一端指的是源极，第二端指的是漏极。而对于NMOS管来说，晶体管的第一端指的是漏极，第二端指的是源极。
[0067]图7所示为图6中发光控制电路的一种优选工作时序图，其对应的是第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9均为PMOS管，第一电平信号输入端VGH输入的第一电平信号为恒定的高电平，第二电平信号输入端VGL输入的第二电平信号为恒定的低电平。
[0068]实施例二提供的发光控制电路至少包括八个工作时段，图7中的Tl?T8时刻对应实施例二发光控制电路的八个工作阶段，分别如图8a?8h所示。下面结合图7和图8a?8h详细说明实施例二发光控制电路的工作过程:
[0069]图8a为实施例二中发光控制电路工作的第一阶段电路图，即图7中Tl时段，起始信号IN输入低电平，第一时钟信号CK输入低电平，控制第一晶体管Ml打开，起始信号IN经第一晶体管Ml传输至第一节点NI，使得第一节点NI的电位为低电平且储存至第一电容Cl，控制第二晶体管M2和第五晶体管M5打开，第一电平信号VGH经第二晶体管M2传输至第二节点N2，使得第二节点N2的电位为高电平，控制第三晶体管M3和第七晶体管M7关闭；第二电平信号VGL经第五晶体管M5传输至第四晶体管M4的源极，由于第四晶体管M4的源极和栅极以二极管形式连接，因此第四晶体管M4打开，并传输第二电平信号VGL传输至第四节点N4，使得第四节点N4的电位为低电平，然后分别控制第六晶体管M6和第九晶体管M9开启，第六晶体管M6传输第一电平信号VGH至第三节点N3，使得第三节点N3的电位为高电平，然后控制第八晶体管M8关闭，第九晶体管M9传输第二电平信号VGL至发光控制电路的输出端0UT，作为该阶段的输出信号；
[0070]图Sb为实施例二中发光控制电路工作的第二阶段电路图，即图7中T2时段，第一时钟信号CK为高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一