栅极驱动器的制造方法

栅极驱动器的制造方法
【专利摘要】一种栅极驱动器，包含多级的移位寄存器以及多个截断单元。各级移位寄存器用以根据各级的时序信号依序输出移位暂存信号，每一个移位暂存信号各自具有工作区间，且相邻两级移位暂存信号的两工作区间彼此重叠。多个截断单元各自耦接其中一级移位寄存器，其中，对应第N级移位寄存器的截断单元用以根据第N-1级或第N+1级移位寄存器的时序信号由第N级的移位暂存信号中截取部分工作区间以产生栅极驱动信号，使得截断单元产生的栅极驱动信号的工作区间彼此错开，N为大于二的正整数。
【专利说明】栅极驱动器【【技术领域】】
[0001]本发明是有关一种栅极驱动器，特别是一种显示面板中的栅极驱动器。
【【背景技术】】
[0002]近年来，液晶显示器的相关产品已相当普及。一般而言，移位寄存器设置于液晶显示器的一侧。近来，为了实现窄边框的显示面板，进而发展出另一种移位寄存器的配置方式，即双边单驱的电路架构。
[0003]以双边单驱的电路架构而言，移位寄存器分别设置于显示面板中像素区域外的两侧，一侧的移位寄存器输出偶数级移位寄存器的栅极信号，而另一侧的移位寄存器输出奇数级移位寄存器的栅极信号，借由充分利用像素区域外两侧的空间来减少原先单边栅极驱动器布局时所需的面积，进而达到窄边框的目的。
[0004]然而，配置传统的移位寄存器于双边单驱的电路架构，导致液晶显示器中原本仅有的单颗暗点被增至两连暗点，使得液晶显示器的生产良率大幅地下降，而生产成本也相对地提闻。
【
【发明内容】
】
[0005]本发明的目的是提供一种栅极驱动器，借以避免移位寄存器于双边单驱架构中产生两连暗点，进而提升生产良率，降低生产成本。
[0006]本
【发明内容】
的一态样是关于一种栅极驱动器，包含多级移位寄存器以及多个截断单元。各级移位寄存器用以根据各级的时序信号依序输出移位暂存信号，每一个移位暂存信号各自具有工作区间，且相邻两级移位暂存信号的两工作区间彼此重叠。多个截断单元各自耦接其中一级移位寄存器，其中，对应第N级移位寄存器的截断单元用以根据第N-1级或第N+1级移位寄存器的时序信号由第N级的移位暂存信号中截取部分工作区间以产生栅极驱动信号，使得截断单元产生的栅极驱动信号的工作区间彼此错开，N为大于二的正整数。
[0007]本
【发明内容】
的一态样是关于一种栅极驱动器，包含多级移位寄存器以及多个控制单元。各级移位寄存器分别包含时序移位电路以及输出级。时序移位电路用以根据各级的时序信号产生第一移位暂存信号。输出级包含缓冲器以及截断开关。截断开关用以根据第N-1级移位寄存器的时序信号选择性致能或禁能缓冲器，借此缓冲器由第一移位暂存信号中截取部分工作区间以产生第二移位暂存信号。多个控制单元用以将第二移位暂存信号输出为多个栅极驱动信号，栅极驱动信号的工作区间彼此错开。
【【专利附图】

【附图说明】】
[0008]图1是根据本发明一实施例绘示显示面板中影像显示区与栅极驱动器的配置示意图。
图2是根据本发明一实施例绘示栅极驱动器的示意图。图3是根据本发明一实施例绘示栅极驱动器中一个驱动级的示意图。
图4是根据本发明一实施例绘示由图3的驱动级组成的栅极驱动器的波形图。
图5是根据本发明一实施例绘示栅极驱动器的示意图。
图6是根据本发明一实施例绘示栅极驱动器中一个驱动级的示意图。
图7是根据本发明一实施例绘示由图6的驱动级组成的栅极驱动器的波形图。
图8是根据本发明一实施例绘示栅极驱动器中一个驱动级的示意图。
图9是根据本发明一实施例绘示由图8的驱动级组成的栅极驱动器的波形图。
【符号说明】
[0009]100:影像显示区
110,211 ~316,511 ~516,813:驱动级
200、500:栅极驱动器
211a、513a、813a:移位寄存器
211b,513b:截断单元
211c、513c、813c:控制单元
SR:时序移位电路
0UTS:输出级
PH:拉升单元
CSW:截断开关
BF:缓冲器
VST:起始信号
CKO、CKE、XCKO、XCKE:时序信号
SS1、SS2、SS3、SS4、SS5、SS6:移位暂存信号
SR_0UT1、SR_0UT2、SR_0UT3、SR_0UT4、SR_0UT5、SR_0UT6:栅极驱动信号
I1、12:输入端
CLKUCLK2:时序输入端
0UTU0UT2:输出端
U2D:下移信号
D2U:上移信号
VDD:高位准电压
VSS:低位准电压
PS:电源信号
IN1、IN2、IN3、IN4、IN5:反相器电路
SW1、SW2、SW3、SW4、SW5、SW6、SW7、SW8:开关
M1、M2、M3、M4:晶体管
Tl、T2、T3、T4、T5、T6、T7、T8:时间区间
SN3:移位信号
【【具体实施方式】】
[0010]下文是举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。
[0011]在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露之内容中与特殊内容中的平常意义。某些用以描述本揭露的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本揭露的描述上额外的引导。
[0012]关于本文中所使用的『第一』、『第二』、…等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的元件或操作而已。
[0013]其次，在本文中所使用的用词「包含」、「包括」、「具有、「含有」等等，均为开放性的用语，即意指包含但不限于。
[0014]另外，关于本文中所使用的『耦接』或『连接』，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。
[0015]图1是根据本发明一实施例绘示显示面板中影像显示区与栅极驱动器的配置示意图。如图1所示，栅极驱动器包含多个驱动级110。部分驱动级110设置于影像显示区100的右侧，而另一部分的驱动级110设置于影像显示区100的左侧，且两侧的驱动级110是以交替的方式输出栅极驱动信号以将其传输至影像显示区100，此即为双边单驱的电路架构。在一实施例中，两侧的驱动级110是以交替的方式由上至下输出栅极驱动信号。而在另一实施例中，两侧的驱动级110则以交替的方式由下至上输出栅极驱动信号。
[0016]图2是根据本发明一实施例绘示栅极驱动器的示意图。栅极驱动器200包含多个驱动级211~216，于图2所示的实施·例中仅示意性绘示依序的六个驱动级211~216，但本揭示文件并不以此为限，其中驱动级211、213与215可设置在影像显示区的右侧，相对地驱动级212、214与216可设置在影像显示区的左侧，借此形成双边驱动架构。
[0017]每一驱动级211~216具有时序输入端CLKl、时序输入端CLK2、输入端11、输入端
12、输出端OUTl及输出端0UT2。
[0018]每一驱动级211~216的时序输入端CLKl用以接收其中一个相对应的时序信号(CK0、CKE、XCK0或XCK)。举例而言，如图2所示，驱动级211的时序输入端CLKl接收时序信号CK0，驱动级212的时序输入端CLKl接收时序信号CKE，驱动级213的时序输入端CLKl接收时序信号XCK0，驱动级214的时序输入端CLKl接收时序信号XCKE，驱动级215的时序输入端CLKl接收时序信号CK0，驱动级216的时序输入端CLKl接收时序信号CKE，以此类推。其中CK0、CKE、XCK0及XCKE波形相同，其波形依序差距一工作区间。
[0019]值得注意的是，奇数驱动级211、213、215的时序输入端CLKl由时序信号CKO及XCKO交替控制，而偶数驱动级212、214、216的时序输入端CLKl则由时序信号CKE及XCKE交替控制。
[0020]时序输入端CLK2用以接收来自后一级驱动级其时序输入端CLKl所对应的时序信号。举例来说，在图2的实施例中，驱动级211的时序输入端CLKl接收时序信号CK0，而驱动级211的时序输入端CLK2则接收时序信号CKE (也就是后一级驱动级212的时序输入端CLKl所对应的时序信号CKE);驱动级212的时序输入端CLKl接收时序信号CKE，而驱动级212的时序输入端CLK2则接收时序信号XCKO (也就是后一级驱动级213的时序输入端CLKl所对应的时序信号XCKO)，依此类推。
[0021]相对应地，奇数驱动级211、213、215的时序输入端CLK2由时序信号CKE及XCKE交替控制，而偶数驱动级212、214、216的时序输入端CLK2则由时序信号XCK0及CK0交替控制。
[0022]每一驱动级211?216的输出端0UT1用以输出移位暂存信号SS1?SS6,每一驱动级211?216的输出端0UT2用以输出栅极驱动信号SR_0UT1?SR_0UT6。
[0023]每一驱动级211?216的输入端II与输入端12则分别用以接收自同一侧相邻的两驱动级所输出的移位暂存信号。举例来说，在图2的实施例中，以奇数驱动级211、213为例，驱动级211的输入端II接收起始信号VST，而驱动级211的输入端12则接收驱动级213所输出的移位暂存信号SS3 ;驱动级213的输入端II接收驱动级211所输出的移位暂存信号SS1，而驱动级213的输入端12则接收驱动级215所输出的移位暂存信号SS5，依此类推。
[0024]操作上，以奇数驱动级211、213、215而言，驱动级211接收时序信号CK0、CKE及起始信号VST，使其输出移位暂存信号SS1与门栅极驱动信号SR_0UT1。接着，驱动级213接收时序信号XCKO、XCKE及驱动级211所输出的移位暂存信号SS1，使其输出移位暂存信号SS3与门栅极驱动信号SR_0UT3。然后，驱动级215接收时序信号CK0、CKE及驱动级213所输出的移位暂存信号SS3，使其输出移位暂存信号SS5与门栅极驱动信号SR_0UT5。
[0025]于此同时，偶数驱动级212、214、216也以相同方式运作。驱动级212接收时序信号CKE、XCK0及起始信号VST，使其输出移位暂存信号SS2与门栅极驱动信号SR_0UT2。接着，驱动级214接收时序信号XCKE、CK0及驱动级212所输出的移位暂存信号SS2，使其输出移位暂存信号SS4与门栅极驱动信号SR_0UT4。然后，驱动级216接收时序信号CKE、XCK0及驱动级214所输出的移位暂存信号SS4，使其输出移位暂存信号SS6与门栅极驱动信号SR_0UT6。
[0026]须说明的是，奇数驱动级211、213、215及偶数驱动级212、214、216在移位暂存上的运作互不相关，也就是奇数驱动级211、213、215的输入端11、12与输出端OUT 1仅连接到同一侧的其他奇数驱动级；另一方面，偶数驱动级212、214、216的输入端I1、12与输出端0UT1仅连接到同一侧的其他偶数驱动级。两侧的驱动级211?216仅共用相同的四组时序信号CKO、CKE、XCK0及XCKE。然而，上述奇数驱动级与偶数驱动级两者的运作是同时地进行。因此，栅极驱动信号SR_0UT1?SR_0UT6是依序输出至影像显示区。
[0027]上述实施例是以信号由上至下传递为例，即两侧的驱动级211?216以交替的方式由上至下输出移位暂存信号SS1?SS6与门栅极驱动信号SR_0UT1?SR_0UT6。因此，自驱动级输出的移位暂存信号是输入至后二驱动级的输入端II。此外，若两侧的驱动级211?216以交替的方式由下至上输出移位暂存信号SS1?SS6与门栅极驱动信号SR_0UT1?SR_0UT6，则自驱动级输出的移位暂存信号是输入至前二驱动级的输入端12。
[0028]图3是根据本发明一实施例绘示栅极驱动器200中一个驱动级211的示意图。为了方便说明图3仅示意性绘示驱动级211的电路架构，实际上图2中驱动级211?216每一者均可具有相等或相对应的电路。如图3所示，驱动级211包含移位寄存器211a、截断单元211b及控制单元211c。
[0029]移位寄存器211a用以根据时序输入端CLK1的时序信号及输入端I1、12的信号于输出端OUTl输出移位暂存信号SS1。其中移位暂存信号SSl具有一高位准区间，此高位准区间为工作区间。
[0030]值得注意的是，相邻两驱动级所输出的移位暂存信号的两工作区间彼此重叠。
[0031]此外，移位寄存器更用以接收下移信号U2D及上移信号D2U，使得自同一侧相邻驱动级输出的移位暂存信号得以选择性地输入至移位寄存器。以图3的实施例为例，移位寄存器211a接收下移信号U2D及上移信号D2U，使得起始信号VST及自驱动级213输出的移位暂存信号SS3得以选择性地输入至移位寄存器211a。
[0032]举例而言，以信号由上至下传递为例，下移信号U2D于高位准状态，而上移信号D2U于低位准状态，以致能晶体管Ml、M3及抑能晶体管M2、M4，使得起始信号VST得以输入至移位寄存器211a，而自同一侧后一驱动级213输出的移位暂存信号SS3无法输入至移位寄存器211a。
[0033]须说明的是，驱动级211为起始驱动级，因此，驱动级211的输入端Il无同一侧前一驱动级的移位暂存信号可输入，为此设定输入至驱动级211的输入端Il的信号为起始信号 VST。
[0034]控制单元211c包含第一反相器电路INl以及第二反相器电路IN2。如图3所示，第一反相器电路INl连接移位寄存器211a,用以对移位暂存信号SSl作第一次反相处理。而第二反相器电路IN2连接第一反相器电路INl，用以对移位暂存信号SSl作第二次反相处理。其中第二反相器电路IN2更包含第一开关SWl以及第二开关SW2。
[0035]截断单元211b通过反相器电路IN1、IN2耦接移位寄存器211a。其中，截断单元211b用以根据自时序输入端CLK2输入的时序信号CKE由移位暂存信号SSl中截取部分工作区间以产生栅极驱动信号SR_0UT1。同样地，其他驱动级也依据自时序输入端CLK2输入的相应的时序信号由各自移位暂存信号中截取部分工作区间以产生相应的栅极驱动信号，使得每一驱动级的截断单元所产生的栅极驱动信号SR_0UT1?SR_0UT6的工作区间彼此错开，进而避免于影像显示区产生连续两暗点。
[0036]当显示面板中电容的绝缘层存在杂质时，相应上述电容的像素信号与驱动IC连接至扫描电极的COM信号短路，使得像素信号被拉降至COM信号的电位，导致单颗暗点的产生。而栅极驱动信号的工作区间互相重叠使得像素信号借由相邻的短路电路放电，导致连续两暗点的发生。反之，彼此错开的工作区间使得像素信号无法借由相邻的短路电路放电，进而避免连续两暗点的产生。
[0037]值得注意的是，上述自时序输入端CLK2输入的时序信号为自下一驱动级的时序输入端CLKl输入的时序信号。举例而言，图3中，自驱动级211的时序输入端CLK2输入的时序信号CKE是自驱动级212的时序输入端CLKl输入的时序信号CKE。
[0038]在本实施例中，对应驱动级211移位寄存器211a的截断单元211b更包含第三开关SW3以及第四开关SW4。第三开关SW3具有第一端、第二端以及控制端。其中第三开关SW3的控制端用以接收自驱动级212移位寄存器的时序输入端CLKl输入的时序信号CKE，第三开关SW3的第一端电性连接高位准电压VDD，第三开关SW3的第二端电性连接第二反相器电路IN2。此外，第四开关SW4具有第一端、第二端以及控制端。其中第四开关SW4的控制端用以接收自驱动级212移位寄存器的时序输入端CLKl输入的时序信号CKE，第四开关SW4的第一端电性连接第二反相器电路IN2的输出端，第四开关SW4的第二端电性连接低位准电压vss。
[0039]于操作上，当驱动级211的时序输入端CLK2的时序信号CKE (即自驱动级212移位寄存器的时序输入端CLK1输入的时序信号CKE)由低位准状态转态至高位准状态时，第三开关SW3关闭以及第四开关SW4导通，使得驱动级211的栅极驱动信号SR_0UT1由高位准状态转态至低位准状态，以错开栅极驱动器200中各驱动级211?216所输出的栅极驱动信号SR_0UT1?SR_0UT6的工作区间，进而避免于影像显示区产生连续两暗点。
[0040]此外，控制单元211c更包含拉升单元，拉升单元电性连接截断单元211b的输出端，用以于断电状态下依据电源信号PS将栅极驱动信号SR_0UT1拉升至高位准状态。拉升单元更包含第五开关SW5以及第六开关SW6。第五开关SW5具有第一端、第二端以及控制端。其中第五开关SW5的控制端用以接收电源信号PS，第五开关SW5的第一端电性连接第二反相器电路IN2，第五开关SW5的第二端电性连接低位准电压VSS。另外，第六开关SW6具有第一端、第二端以及控制端。其中第六开关SW6的控制端用以接收电源信号PS，第六开关SW6的第一端电性连接高位准电压VDD，第六开关SW6的第二端电性连接截断单元211b的输出端。
[0041]于操作上，当驱动级211位于正常操作状态时，上述电源信号PS位于高位准状态，此时开关SW5开启，开关SW6关闭，且反相器电路IN2对移位暂存信号SS1进行第二次的反相处理，并输出移位暂存信号SS1至截断单元211b，而后输出相应的栅极驱动信号SR_0UT1。另一方面，当驱动级211位于断电状态(如:供应显示面板的电源意外断电或是关机)时，电源信号PS会转态为低位准状态，使得开关SW5关闭，而开关SW6开启，此时反相器电路IN2暂停操作，且反相器电路IN2的输出端通过开关SW6拉升至高位准，进而输出高位准信号以作为栅极驱动信号SR_0UT1，并供显示面板中的像素进行放电而恢复成初始状态。
[0042]控制单元211 c更包含第三反相器电路IN3及第四反相器电路IN4。如图3所示，第三反相器电路IN3连接第六开关SW6的第二端，第四反相器电路IN4的输入端则连接第三反相器电路IN3的输出端，使得自第六开关SW6的第二端输出的信号可经反相器电路IN3、IN4处理后再输出作为栅极驱动信号SR_0UT1。
[0043]实作上，上述驱动级211中的多个开关及晶体管可为一般的P型或N型晶体管或是薄膜晶体管(TFT)。例如，上述开关SW1、SW3、SW6与晶体管M2、M3可为P型晶体管，且上述开关SW2、SW4、SW5与晶体管Ml、M4可为N型晶体管。
[0044]下述将以实施例来说明栅极驱动器的操作情形。图4是根据本发明一实施例绘示由图3的驱动级211组成的栅极驱动器的波形图。为清楚及方便说明起见，下述以图2所示的栅极驱动器200、图3所示的单一级驱动级211和图4所示的波形图为例来作说明，并假设驱动级211配合图4所示波形图的操作为下移扫描操作。
[0045]首先，于时间区间T1，驱动级211分别于时序输入端CLK1及输入端II接收高位准的时序信号CK0及起始信号VST，以输出具有一工作区间的移位暂存信号SS1。由于驱动级211中截断单元211b的时序输入端CLK2是由驱动级212中移位寄存器的时序信号CKE控制，因此，当时序信号CKE于时间区间T2转态为高位准时，输入至截断单元211b的移位暂存信号SS1被拉降至低位准，并作为栅极驱动信号SR_0UT1。如图4所示，驱动级211的移位暂存信号SS1在时间区间T1、T2为高位准，而栅极驱动信号SR_0UT1仅在时间区间T1为高位准。[0046]同样地，驱动级212中截断单元的时序输入端CLK2是由驱动级213中移位寄存器的时序信号XCKO控制，因此，当时序信号XCKO于时间区间T3转态为高位准时，输入至截断单元的移位暂存信号SS2被拉降至低位准，并作为栅极驱动信号SR_0UT2。如图4所示，栅极驱动信号SR_0UT2仅在时间区间T2为高位准。
[0047]如此，如图4所示，栅极驱动信号SR_0UT3、SR_0UT4、SR_0UT5、SR_0UT6分别仅在时间区间T3、T4、T5、T6为高位准。栅极驱动信号SR_0UT1?SR_0UT6的工作区间彼此错开且不重叠，可有效地避免两连暗点的发生。
[0048]图5是根据本发明一实施例绘示栅极驱动器的示意图。栅极驱动器500包含多个驱动级511?516，于图5所示的实施例中仅示意性绘示依序的六个驱动级511?516，但本揭示文件并不以此为限，其中，驱动级511、513与515可设置在影像显示区的右侧，相对地驱动级512、514与516可设置在影像显示区的左侧，借此形成双边驱动架构。
[0049]每一驱动级511?516具有时序输入端CLK1、时序输入端CLK2、输入端I1、输入端12、输出端OUTl及输出端0UT2。上述驱动级511?516的连接方式与图2的栅极驱动器200类似，故于此不再赘述。
[0050]须说明的是，于此实施例中，时序输入端CLK2用以接收来自前一级驱动级其时序输入端CLKl所对应的时序信号。举例来说，在图5的实施例中，驱动级513的时序输入端CLKl接收时序信号XCK0，而驱动级513的时序输入端CLK2则接收时序信号CKE (也就是前一级驱动级512的时序输入端CLKl所对应的时序信号CKE);驱动级514的时序输入端CLKl接收时序信号XCKE，而驱动级514的时序输入端CLK2则接收时序信号XCKO (也就是前一级驱动级513的时序输入端CLKl所对应的时序信号XCK0)，依此类推。
[0051]相对应地，奇数驱动级511、513、515的时序输入端CLK2由时序信号XCKE及CKE交替控制，而偶数驱动级512、514、516的时序输入端CLK2则由时序信号CKO及XCKO交替控制。
[0052]图6是根据本发明一实施例绘示栅极驱动器500中一个驱动级的示意图。为了方便说明图6仅示意性绘示驱动级513的电路架构，实际上图5中驱动级511?516每一者均可具有相等或相对应的电路。如图6所示，驱动级513包含移位寄存器513a、截断单元513b及控制单元513c。
[0053]移位寄存器513a用以根据时序输入端CLKl的时序信号及输入端I1、12的信号于输出端OUTl输出移位暂存信号SS3。其中移位暂存信号SS3具有一高位准区间，此高位准区间为工作区间。
[0054]值得注意的是，相邻两驱动级所输出的移位暂存信号的两工作区间彼此重叠。
[0055]此外，移位寄存器更用以接收下移信号U2D及上移信号D2U，使得自同一侧相邻驱动级输出的移位暂存信号得以选择性地输入至移位寄存器。以图6的实施例为例，移位寄存器513a接收下移信号U2D及上移信号D2U，使得自驱动级511输出的移位暂存信号SSl及自驱动级515输出的移位暂存信号SS5得以选择性地输入至移位寄存器513a。
[0056]控制单元513c包含第一反相器电路INI。如图6所示，第一反相器电路INl连接移位寄存器513a,用以对移位暂存信号SS3作第一次反相处理。其中第一反相器电路INl更包含第一开关SWl及第二开关SW2。
[0057]截断单元513c通过反相器电路INl耦接移位寄存器513a。其中，截断单元513b用以根据自时序输入端CLK2输入的时序信号CKE由移位暂存信号SS3中截取部分工作区间以产生栅极驱动信号SR_0UT3。同样地，其他驱动级也依据自时序输入端CLK2输入的相应的时序信号由各自移位暂存信号中截取部分工作区间以产生相应的栅极驱动信号，使得每一驱动级的截断单元所产生的栅极驱动信号SR_0UT1?SR_0UT6的工作区间彼此错开。
[0058]值得注意的是，上述自时序输入端CLK2输入的时序信号为自前一驱动级的时序输入端CLKl输入的时序信号。举例而言，图6中，自驱动级513的时序输入端CLK2输入的时序信号CKE是自驱动级512的时序输入端CLKl输入的时序信号CKE。
[0059]在本实施例中，对应驱动级513移位寄存器513a的截断单元513b更包含第三开关SW3以及第四开关SW4。第三开关SW3具有第一端、第二端以及控制端。其中第三开关SW3的控制端用以接收自驱动级512移位寄存器的时序输入端CLKl输入的时序信号CKE，第三开关SW3的第一端电性连接高位准电压VDD，第三开关SW3的第二端电性连接第一反相器电路IN1。此外，第四开关SW4具有第一端、第二端以及控制端。其中第四开关SW4的控制端用以接收自驱动级512移位寄存器的时序输入端CLKl输入的时序信号CKE，第四开关SW4的第一端电性连接第一反相器电路INl，第四开关SW4的第二端电性连接低位准电压VSS。
[0060]于操作上，当驱动级513的时序输入端CLK2的时序信号CKE (即自驱动级512移位寄存器的时序输入端CLKl输入的时序信号CKE)及移位暂存信号SS3皆为高位准时，第一反相器电路INl的输出端由高位准状态转态至低位准状态，而驱动级513的栅极驱动信号SR_0UT3则由低位准状态转态至高位准状态，以错开栅极驱动器500中各驱动级511?516所输出的栅极驱动信号SR_0UT1?SR_0UT6的工作区间，进而避免于影像显示区产生连续两暗点。
[0061]此外，控制单元513c更包含第二反相器电路IN2及拉升单元。第二反相器电路IN2通过截断单元513b连接第一反相器电路IN1，用以对第一反相器电路INl的输出端信号作反相处理。拉升单元电性连接第二反相器电路IN2的输出端，用以于断电状态下依据电源信号PS将栅极驱动信号SR_0UT3拉升至高位准状态。拉升单元更包含第七开关SW7以及第八开关SW8。第七开关SW7具有第一端、第二端以及控制端。其中第七开关SW7的控制端用以接收电源信号PS，第七开关SW7的第一端电性连接第二反相器电路IN2，第七开关SW7的第二端电性连接低位准电压VSS。另外，第八开关SW8具有第一端、第二端以及控制端。其中第八开关SW8的控制端用以接收电源信号PS，第八开关SW8的第一端电性连接高位准电压VDD，第八开关SW8的第二端电性连接第二反相器电路IN2的输出端。拉升单元的操作如上所述，故于此不再赘述。
[0062]控制单元513c更包含第三反相器电路IN3及第四反相器电路IN4。如图6所示，第三反相器电路IN3连接第八开关SW8的第二端，第四反相器电路IN4的输入端则连接第三反相器电路IN3的输出端，使得自第八开关SW8的第二端输出的信号可经反相器电路IN3、IN4处理后再输出作为栅极驱动信号SR_0UT3。
[0063]实作上，上述驱动级513中的多个开关可为一般的P型或N型晶体管或是薄膜晶体管(TFT)。例如，上述开关SW1、SW3、SW5、SW8可为P型晶体管，且上述开关SW2、SW4、SW6、SW7可为N型晶体管。
[0064]下述将以实施例来说明栅极驱动器的操作情形。图7是根据本发明一实施例绘示由图6的驱动级513组成的栅极驱动器的波形图。为清楚及方便说明起见，下述以图5所示的栅极驱动器500、图6所示的单一级驱动级513和图7所示的波形图为例来作说明，并假设驱动级513配合图7所示波形图的操作为下移扫描操作。
[0065]首先，于时间区间T1、T2，驱动级511于时序输入端CLK1及输入端II接收高位准的时序信号CK0及起始信号VST，以输出具有一工作区间的移位暂存信号SS1。接着，由于截断单元513b的时序输入端CLK2是由时序信号XCKE所控制，而时序信号XCKE于时间区间Tl、T2皆为低位准，使得驱动级511的移位暂存信号SS1未被截断而输出作为栅极驱动信号 SR_0UT1。
[0066]于时间区间T2、T3，驱动级512分别于时序输入端CLK1及输入端II接收高位准的时序信号CKE及起始信号VST，以输出具有一工作区间的移位暂存信号SS2。由于驱动级512中截断单元的时序输入端CLK2是由驱动级511中移位寄存器的时序信号CK0控制，因此，当时序信号CK0及移位暂存信号SS2皆为高位准状态时，反相器电路IN1的输出端由高位准状态转态至低位准状态，而上述低位准信号经由反相器电路IN2、IN3、IN4作反向处理后，输出高位准的栅极驱动信号SR_0UT2。如图7所示，于时间区间T2，时序信号CK0及移位暂存信号SS2皆为高位准，使得栅极驱动信号SR_0UT2也为高位准。
[0067]此外，如图7所示，栅极驱动信号SR_0UT1、SR_0UT2的工作区间于时间区间T2重叠。然而，由于第一驱动级510通常作为虚设(du_y)，栅极驱动信号SR_0UT1、SR_0UT2的工作区间重叠对显示影像的影响不大。
[0068]于时间区间T3、T4，驱动级513分别于时序输入端CLK1及输入端II接收高位准的时序信号XCK0及驱动级511的移位暂存信号SS1，以输出具有一工作区间的移位暂存信号SS3。由于驱动级513中截断单元513b的时序输入端CLK2是由驱动级512中移位寄存器的时序信号CKE控制，因此，当时序信号CKE及移位暂存信号SS3皆为高位准状态时，反相器电路IN1的输出端由高位准状态转态至低位准状态，而上述低位准信号经由反相器电路IN2、IN3、IN4作反向处理后，输出高位准的栅极驱动信号SR_0UT3。如图7所示，于时间区间T3，时序信号CKE及移位暂存信号SS3皆为高位准，使得栅极驱动信号SR_0UT3也为高位准。
[0069]同样地，驱动级514中截断单元的时序输入端CLK2是由驱动级513中移位寄存器513a的时序信号XCK0控制，因此，当时序信号XCK0及移位暂存信号SS4皆为高位准状态时，反相器电路IN1的输出端由高位准状态转态至低位准状态，而上述低位准信号经由反相器电路IN2、IN3、IN4作反向处理后，输出高位准的栅极驱动信号SR_0UT4。如图7所示，栅极驱动信号SR_0UT4仅在时间区间T4为高位准。
[0070]如此，如图7所示，栅极驱动信号SR_0UT5、SR_0UT6分别仅在时间区间T5、T6为高位准。栅极驱动信号SR_0UT1?SR_0UT6的工作区间彼此错开且不重叠，可有效地避免两连暗点的发生。
[0071]图8是根据本发明一实施例绘示栅极驱动器中一个驱动级的示意图。为了方便说明图8仅示意性绘示驱动级813的电路架构，实际上图5中驱动级511?516每一者均可具有相等或相对应的电路。如图8所示，驱动级813更包含移位寄存器813a以及控制单元813c0
[0072]移位寄存器813a包含时序移位电路SR以及输出级0UTS。时序移位电路SR用以根据移位寄存器813a中输入至时序输入端CLK1的时序信号XCKO产生移位信号SN3。输出级0UTS用以接收移位信号SN3且依据自时序输入端CLK2输入的时序信号CKE输出移位暂存信号SS3。输出级0UTS包含缓冲器BF以及截断开关CSW。
[0073]截断开关CSW用以根据自时序输入端CLK2输入的时序信号CKE选择性致能或禁能缓冲器BF，借此缓冲器BF由移位信号SN3中截取部分工作区间以产生移位暂存信号SS3。
[0074]值得注意的是，上述自驱动级813的时序输入端CLK2输入的时序信号CKE为自前一驱动级的时序输入端CLK1输入的时序信号CKE(如图5中自驱动级513的时序输入端CLK2输入的时序信号CKE为自驱动级512的时序输入端CLK1输入的时序信号CKE)。
[0075]此外，截断开关CSW具有第一端、第二端以及控制端。其中截断开关CSW的控制端用以接收自前一驱动级移位寄存器的时序输入端CLK1输出的时序信号CKE，截断开关CSW的第一端电性连接高位准电压VDD，截断开关CSW的第二端电性连接缓冲器BF。
[0076]缓冲器BF包含第一开关SW1以及第二开关SW2。第一开关SW1具有第一端、第二端以及控制端。其中第一开关SW1的控制端接收移位信号SN3，第一开关SW1的第一端电性连接截断开关CSW，第一开关SW1的第二端为输出级0UTS的输出端，第一开关SW1用以输出移位暂存信号SS3。此外，第二开关SW2具有第一端、第二端以及控制端。其中第二开关SW2的控制端接收移位信号SN3，第二开关SW2的第一端电性连接第一开关SW1的第二端，第二开关SW2的第二端电性连接低位准电压VSS。
[0077]如图7所示，控制单元813c更包含第二反相器电路IN2、第三反相器电路IN3、第四反相器电路IN4、第五反相器电路IN5及拉升单元PH。第二反相器电路IN2、第三反相器电路IN3、第四反相器电路IN4及第五反相器电路IN5分别对输入至反相器电路IN2?IN5的信号作反相处理。而拉升单元PH用以于断电状态下依据电源信号PS将栅极驱动信号SR_0UT3拉升至高位准状态。拉升单元PH的操作如上所述，故于此不再赘述。控制单元813c用以将移位暂存信号SS3经反相器电路IN2、IN3、IN4、IN5处理后再输出作为栅极驱动信号 SR_0UT3。
[0078]于操作上，当驱动级813的时序输入端CLK2的时序信号CKE (即自前一驱动级移位寄存器的时序输入端CLK1输入的时序信号CKE)由高位准状态转态至低位准状态时，截断开关CSW导通，高位准电压VDD经截断开关CSW输入至缓冲器BF，使得移位暂存信号SS3由低位准状态转态至高位准状态，进而栅极驱动信号SR_0UT3也由低位准状态转态至高位准状态，以错开栅极驱动器中各驱动级所输出的栅极驱动信号SR_0UT的工作区间，进而避免于影像显示区产生连续两暗点。
[0079]下述将以实施例来说明栅极驱动器的操作情形。图9是根据本发明一实施例绘示由图8的驱动级813组成的栅极驱动器的波形图。为清楚及方便说明起见，下述以图5所示的栅极驱动器500、图8所示的单一级驱动级813和图9所示的波形图为例来作说明，并假设驱动级813配合图9所示波形图的操作为下移扫描操作。
[0080]于时间区间T3、T4，驱动级813分别于时序输入端CLK1及输入端II接收高位准的时序信号XCK0及前两级驱动级的移位暂存信号，以输出具有一工作区间的移位信号SN3。由于驱动级813中截断开关CSW的时序输入端CLK2是由前一级驱动级中移位寄存器的时序信号CKE控制。因此，于时间区间Τ3，时序信号CKE为高位准状态，自输出级0UTS输出的移位暂存信号SS3被拉降至低位准状态，并作为栅极驱动信号SR_0UT3。而于时间区间T4，时序信号CKE转态至低位准状态时，移位暂存信号SS3被拉升至高位准状态，并作为栅极驱动信号SR_0UT3。如图9所示，驱动级813的移位暂存信号SS3与门栅极驱动信号SR_0UT3皆仅在时间区间T4为高位准。
[0081]同样地，栅极驱动器中其他驱动级也仅于自时序输入端CLKl输入的时序信号为高电位及自时序输入端CLK2输入的时序信号为低电位时，输出高电位的栅极驱动信号。如图9所示，栅极驱动信号SR_0UT2?SR_0UT6分别仅在时间区间T3、T4、T5、T6、T7为高位准。栅极驱动信号SR_0UT2?SR_0UT6的工作区间彼此错开且不重叠，可有效地避免两连暗点的发生。
[0082]综上所述，本发明的栅极驱动器所输出的栅极驱动信号的工作区间错开且互相不重叠，有效地避免影像显示区中两连暗点的发生，大幅地提升生产良率。
[0083]虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何本领域具通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
【权利要求】
1.一种栅极驱动器，包含:多级移位寄存器，各级移位寄存器用以根据各级的一时序信号依序输出一移位暂存信号，每一个移位暂存信号各自具有一工作区间，且相邻两级移位暂存信号的两工作区间彼此重叠；以及多个截断单元，各自耦接其中一级移位寄存器，其中，对应第N级移位寄存器的该截断单元用以根据第N-1级或第N+1级移位寄存器的该时序信号由该第N级的移位暂存信号中截取部分工作区间以产生一栅极驱动信号，使得该多个截断单元产生的该多个栅极驱动信号的工作区间彼此错开，N为大于二的正整数。
2.根据权利要求1所述的栅极驱动器，其特征在于，该栅极驱动器更包含各自耦接其中一级移位寄存器的多个控制单元，该多个控制单元各自包含:一第一反相器电路，连接该移位寄存器，用以对该移位暂存信号作第一次反相处理；以及一第二反相器电路，连接该第一反相器电路，用以对该移位暂存信号作第二次反相处理。
3.根据权利要求2所述的栅极驱动器，其特征在于，该第二反相器电路更包含一第一开关以及一第二开关，其中对应第N级移位寄存器的该截断单元更包含:一第三开关，具有一第一端、一第二端以及一控制端，其中该第三开关的该控制端用以接收第N+1级移位寄存器的该时序信号，该第三开关的该第一端电性连接一高位准电压，该第三开关的该第二端电性连接该第二反相器电路；以及一第四开关，具有一第一端、一第二端以及一控制端其中该第四开关的该控制端用以接收第N+1级移位寄存器的该时序信号，该第四开关的该第一端电性连接该第二反相器电路的输出端，该第四开关的该第二端电性连接一低位准电压。
4.根据权利要求3所述的栅极驱动器，其特征在于，当第N+1级移位寄存器的该时序信号由一低位准状态转态至一高位准状态时，对应第N级移位寄存器的截断单元的该第三开关关闭以及该第四开关导通，使得第N级移位寄存器的该栅极驱动信号由该高位准状态转态至该低位准状态。
5.根据权利要求3所述的栅极驱动器，其特征在于，该多个控制单元更各自包含:一拉升单元，电性连接该截断单元的输出端，用以于一断电状态下依据该电源信号将该栅极驱动信号拉升至一高位准状态。
6.根据权利要求5所述的栅极驱动器，其特征在于，该多个拉升单元更各自包含:一第五开关，具有一第一端、一第二端以及一控制端其中该第五开关的该控制端用以接收该电源信号，该第五开关的该第一端电性连接该第二反相器电路，该第五开关的该第二端电性连接该低位准电压；以及一第六开关，具有一第一端、一第二端以及一控制端其中该第六开关的该控制端用以接收该电源信号，该第六开关的该第一端电性连接该高位准电压，该第六开关的该第二端电性连接该截断单元的输出端。
7.根据权利要求1所述的栅极驱动器，其特征在于，该栅极驱动器更包含各自耦接其中一级移位寄存器的多个控制单元，该多个控制单元各自包含:一第一反相器电路，连接该移位寄存器，用以对该移位暂存信号作第一次反相处理。
8.根据权利要求7所述的栅极驱动器，其特征在于，该第一反相器电路更包含一第一开关及一第二开关，其中对应第N级移位寄存器的该截断单元更包含: 一第三开关，具有一第一端、一第二端以及一控制端其中该第三开关的该控制端用以接收第N-1级移位寄存器的该时序信号，该第三开关的该第一端电性连接一高位准电压，该第三开关的该第二端电性连接该第一反相器电路；以及 一第四开关，具有一第一端、一第二端以及一控制端其中该第四开关的该控制端用以接收第N-1级移位寄存器的该时序信号，该第四开关的该第一端电性连接该第一反相器电路，该第四开关的该第二端电性连接一低位准电压。
9.根据权利要求8所述的栅极驱动器，其特征在于，当第N-1级移位寄存器的该时序信号及该移位暂存信号皆为一高位准状态时，该第一反相器电路的输出端由该高位准状态转态至一低位准状态，而该栅极驱动信号则为该高位准状态。
10.根据权利要求8所述的栅极驱动器，其特征在于，该多个控制单元更各自包含: 一第二反相器电路，连接该第一反相器电路，用以对该第一反相器电路的输出端信号作反相处理；以及 一拉升单元，电性连接该第二反相器电路的输出端，用以于一断电状态下依据该电源信号将该栅极驱动信号拉升至一高位准状态。
11.根据权利要求10 所述的栅极驱动器，其特征在于，该多个拉升单元更各自包含: 一第七开关，具有一第一端、一第二端以及一控制端其中该第七开关的该控制端用以接收该电源信号，该第七开关的该第一端电性连接该第二反相器电路，该第七开关的该第二端电性连接该低位准电压；以及 一第八开关，具有一第一端、一第二端以及一控制端其中该第八开关的该控制端用以接收该电源信号，该第八开关的该第一端电性连接该高位准电压，该第八开关的该第二端电性连接该第二反相器电路的输出端。
12.—种栅极驱动器，包含: 多级移位寄存器，各级移位寄存器分别包含: 一时序移位电路，用以根据各级的一时序信号产生一移位信号； 以及 一输出级，包含一缓冲器以及一截断开关，该截断开关用以根据第N-1级移位寄存器的该时序信号选择性致能或禁能该缓冲器，借此该缓冲器由该移位信号中截取部分工作区间以产生一移位暂存信号； 以及 多个控制单元，用以将该多个移位暂存信号输出为多个栅极驱动信号，该多个栅极驱动信号的工作区间彼此错开。
13.根据权利要求12所述的栅极驱动器，其特征在于，对应第N级移位寄存器的该截断开关具有一第一端、一第二端以及一控制端，其中该截断开关的该控制端用以接收第N-1级移位寄存器的该时序信号，该截断开关的该第一端电性连接一高位准电压。
14.根据权利要求13所述的栅极驱动器，其特征在于，对应第N级移位寄存器的该缓冲器更包含:一第一开关，具有一第一端、一第二端以及一控制端其中该第一开关的该控制端接收该移位信号，该第一开关的该第一端电性连接该截断开关，该第一开关的该第二端为该输出级的一输出端，用以输出该移位暂存信号；以及一第二开关，具有一第一端、一第二端以及一控制端其中该第二开关的该控制端接收该移位信号，该第二开关的该第一端电性连接该第一开关的该第二端，该第二开关的该第二端电性连接一低位准电压。
15.根据权利要求14所述的栅极驱动器，其特征在于，当第N-1级移位寄存器的该时序信号由一高位准状态降至一低位准状态时，该截断开关导通，该高位准电压经该截断开关输入至该缓冲器，使 得该栅极驱动信号由该低位准状态升至该高位准状态。
【文档编号】G09G3/36GK103745708SQ201410042235
【公开日】2014年4月23日 申请日期:2014年1月28日 优先权日:2013年12月5日
【发明者】徐伟钧, 丁友信, 傅春霖 申请人:友达光电股份有限公司