多功能集成电路和具有多功能集成电路的源极驱动器的利记博彩app

专利名称：多功能集成电路和具有多功能集成电路的源极驱动器的利记博彩app
技术领域：
本发明涉及一种半导体设计技术，并且尤其涉及一种通过包括锁存、电平移位和 解码功能而实现小型化设计的集成电路(IC)芯片。可以在源极驱动器件中使用本发明，所 述源极驱动器件是显示驱动芯片，由此减小驱动芯片的大小。
背景技术：
通常，显示设备包括源极驱动器件、栅极驱动器和像素阵列。当把数字图像数据存 储在显示设备的像素阵列中时，栅极驱动器顺序地驱动多条栅极线，并且源极驱动器件在 被耦合到所驱动栅极线的像素阵列的各像素中存储并显示数字图像数据。
图1是用于图示常规的源极驱动器件的框图。 参照图1，常规的源极驱动器件包括移位寄存器20、采样锁存器30、保持锁存器 40、电平移位器50、预解码器60、解码器70和输出缓冲器80。 移位寄存器20响应于时钟信号CLK来移位从外部(例如控制器)输入的起始脉 冲SP。采样锁存器30响应于从移位寄存器20输出的多个移位信号Sl到SN来采样从控制 器所输入的数字图像数据R/G/B。保持锁存器40响应于水平同步信号HSYNC来存储在水平 扫描时间期间所采样的数字图像数据R/G/B。 由于保持锁存器40工作在诸如0. 6V到3. 3V的低压条件下而解码器70和输出缓 冲器80工作在诸如3. 8V到18V的高压条件下，所以电平移位器50移位并转换在保持锁存 器40中所存储的数字图像数据R/G/B的电压电平，由此把电压电平提供到预解码器60。预 解码器60预先解码从电平移位器50所输出的数字图像数据R/G/B，由此向解码器70输出 所预先解码的数字图像数据。 解码器70解码所预先解码的数字图像数据，由此向输出缓冲器80提供从渐变电 压产生器(未示出)产生的多个渐变电压VO到VZ中的相应一个。这里，解码器70执行数 模转换器(DAC)的功能。输出缓冲器80缓冲从解码器70输出的渐变电压V0至ljVZ，由此把 它们输出到输出垫90。向显示面板的像素阵列提供从输出垫90所输出的渐变电压VO到 VZ。 如上所述，常规的源极驱动器件在每个通道包括锁存器、电平移位器、预解码器、 解码器和输出缓冲器。这里，由于跟在电平移位器之后的预解码器和解码器由多个用于高 压的晶体管组成，所以源极驱动器件的尺寸变得很大。特别地是，因为预解码器由与非门组 成，所以使用大量用于高压的晶体管。对于可靠性测试来说，测试需要向预解码器施加高压 应力，从而还要求用于此测试的测试电路使用用于高压的晶体管。此外，测试预解码器花费 大量时间。
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以下参照图2，详细解释用于预解码器的测试。
图2是关于一个通道的常规预解码器的电路图。 参照图2，预解码器包括预解码部件210和输入部件220。预解码部件210包括 十六个四输入与非门，每个与非门包括多个用于高压的晶体管。输入部件220包括用于向 与非门的每个输入端子输入逻辑高电平或逻辑低电平的四个反相器，由此向预解码器施加 高压应力。这里，每个反相器还包括多个用于高压的晶体管。 如上所述，常规的源极驱动器件包括由与非门组成的预解码器。每个与非门使用 四个用于高压的PMOS晶体管和四个用于高压的NMOS晶体管。此外，对于可靠性测试来说， 测试电路需要向预解码器的每个输入端子施加高压应力，从而此测试电路还需要使用用于 高压的晶体管。通过利用被施加到源极驱动器件的预解码器的数据来代替高压应力，可以 不用附加的测试电路而测试预解码器。 在图2中，为了相对于一个通道向预解码器的与非门施加高压应力，利用从 '0000'到'1111'的输入值向输入部件220输入总共十六次高压应力。因此，测试预解码器 花费大量时间。 如上所述，由于大量用于高压的晶体管，常规的源极驱动器件形成了相当大的芯 片尺寸，并且需要大量时间用于可靠性测试。

发明内容
本发明的一个实施例涉及一种具有小芯片尺寸的源极驱动器件。 本发明的另一实施例涉及用于减少可靠性测试时间的源极驱动器件。 本发明的另一实施例涉及通过包括数据存储、锁存、电平移位和解码功能而实现
小型化设计的集成电路(IC)芯片。 本发明的另一实施例涉及一种通过包括电压限制功能以及数据存储、锁存、电平 移位和解码功能来适用于低功率的IC芯片。 依照本发明的一个方面，提供了一种集成电路(IC)芯片，其包括第一高压晶体 管，被配置为响应于第一控制信号对存储节点预充电；解码部件，被配置为解码多个输入信 号以便向所述存储节点输出所解码的信号；和第二高压晶体管，被配置为响应于第二控制 信号把所述解码部件的输出转送到所述存储节点。 依照本发明的另一方面，提供了一种集成电路(IC)芯片，其包括第一高压晶体
管，被配置为响应于第一控制信号对预定节点预充电；解码部件，被配置为解码多个输入信
号以便向所述节点输出所解码的信号；第二高压晶体管，被配置为响应于第二控制信号把
解码部件的输出转送到所述节点；和锁存部件，被配置为锁存在所述节点的信号。 依照本发明的又一方面，提供了一种源极驱动器件，其包括采样锁存器，被配置
为采样并锁存从外部输入的图像数据；电路块，被配置为预先解码从采样锁存器所输出的
数据，以及响应于控制信号来移位并存储预先解码数据的电压电平；和解码器，被配置为解
码预先解码的图像数据以便转送多个渐变电压之一，其中电路块包括第一高压晶体管，被
配置为响应于第一控制信号对存储节点预充电；预解码部件，被配置为解码多个输入信号
以便向存储节点输出所解码的信号；和第二高压晶体管，被配置为响应于第二控制信号来
把解码部件的输出转送到存储节点。
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依照本发明的再一方面，提供了一种源极驱动器件，其包括采样锁存器，被配置
为采样并锁存从外部输入的图像数据；电路块，被配置为对从采样锁存器输出的数据预先
解码，以及响应于控制信号来移位并锁存预先解码的数据的电压电平；和解码器，被配置为
解码预先解码的图像数据以便转送多个渐变电压之一，其中电路块包括第一高压晶体管，
被配置为响应于第一控制信号来对预定节点预充电；预解码部件，被配置为解码多个输入
信号以便向所述节点输出所解码的信号；第二高压晶体管，被配置为响应于第二控制信号
来向所述节点转送解码部件的输出；和锁存部件，被配置为锁存在所述节点的信号。 依照本发明的又一方面，提供了一种集成电路(IC)芯片，其包括第一高压晶体
管，被配置为对预定节点预充电；锁存部件，被配置为锁存在所述节点的信号；解码部件，
被配置为解码多个输入信号以便向所述节点输出所解码的信号；和在所述节点和所述解码
部件的输出节点之间耦合的第二高压晶体管，被配置为作为电压限制器工作。 本发明的其它目的和优点可通过以下描述来理解，并且参考本发明的实施例将变
得更加清楚。而且，对本发明所属领域的那些技术人员来说易明白的是，可借助要求保护的
装置及其组合来实现本发明的目的和优点。


图1是用于图示常规的源极驱动器件的框图。
图2是关于一个通道的常规预解码器的电路图。 图3是依照本发明第一实施例的集成电路(IC)芯片的电路图。 图4是依照本发明第二实施例的IC芯片的电路图。 图5是依照本发明一个实施例的包括图3和4中所示出的IC芯片的源极驱动器件的电路图。 图6是关于通道的电路块阵列的电路图。 图7A和7B分别示出了在正常模式和测试模式期间被输入到图6中的电路块阵列的数据和命令的时序图。 图8A到8C是依照本发明其它实施例的IC芯片的电路图。
具体实施例方式
以下，依照本发明所属领域的普通技术人员可以容易地实施本发明技术思想的方式，将参考附图详细描述本发明的优选实施例。另外，类似的附图标记或符号在各处指代类似的元件。 以下，用于高压的晶体管被称为高压晶体管，并且用于低压的晶体管被称为低压
晶体管。此外，用于高压的PM0S(NM0S)晶体管被称为高压PM0S(NM0S)晶体管，并且用于低
压的PM0S(NM0S)晶体管被称为低压PM0S(NM0S)晶体管。 图3是依照本发明第一实施例的集成电路(IC)芯片的电路图。 参照图3，依照本发明第一实施例的IC芯片包括第一高压晶体管HVT1、解码部件
320和第二高压晶体管HVT2。 第一高压晶体管HVT1包括高压PM0S晶体管，其具有在第一电源电压端子VDD和存储节点SN之间连接的源极-漏极路径和用于接收第一控制信号C0NT1的栅极，由此响应于第一控制信号C0NT1来对存储节点SN预充电。第二高压晶体管HVT2包括高压NM0S晶体管，其具有在存储节点SN和解码部件320的输出节点之间连接的源极-漏极路径和用于接收第二控制信号C0NT2的栅极。 在本发明的第一实施例中，第二控制信号C0NT2可以是低压信号，以保护解码部件320中的低压晶体管。从而，第二高压晶体管HVT2作为电压限制器工作，并且比第二控制信号C0NT2的电压电平高的电压电平不会施加到解码部件320中的低压晶体管。
解码部件320解码多个输入信号IN1到IN4，以便向存储节点SN输出所解码的信号。解码部件320包括多个低压晶体管LVT1到LVT4，它们串联在第二高压晶体管HVT2和第二电源电压端子VSS之间。每个低压晶体管LVT1到LVT4由NMOS晶体管组成，所述NMOS晶体管具有用于接收输入信号IN1到IN4中相应一个的栅极。 依照本发明第一实施例的IC芯片进一步包括被耦合到存储节点SN的电容器CAP。电容器CAP包括寄生电容器，通过分层放置第一导电层、电介质层和第二导电层来形成所述寄生电容器。 依照本发明第一实施例的IC芯片进一步包括用于向外部输出在存储节点SN的信号的缓冲器BUF。缓冲器BUF包括高压晶体管。 在图3中所示出的IC芯片中，在第一高压晶体管HVT1对存储节点SN预充电之后，
第二高压晶体管HVT2有选择地输出根据输入信号IN1到IN4被解码的解码的信号，由此向
存储节点SN转送所解码的信号。据此，IC芯片借助存储节点SN而具有数据存储功能，并
且IC芯片借助解码部件320而进一步包括解码/预解码功能。此外，因为被转送到存储节
点SN的解码的信号的电压电平通过第一和第二高压晶体管HVT1和HVT2被移位，所以IC
芯片具有电平移位功能。IC芯片具有用于保护低压晶体管的电压限制功能。 如上所述，在图3中所示出的改进的IC芯片可以通过包括数据存储功能、电平移
位功能、解码功能和电压限制功能来进行小型化设计。此外，因为改进的ic芯片只有充电/
放电电压而没有击穿电压，所以改进的IC芯片可以工作在低功率条件下。另外，解码部件
320可以利用低压NM0S晶体管实现，取代与非门。 图4是依照本发明第二实施例的IC芯片的电路图。 参照图4，除电容器CAP(在图3中示出)被替换为锁存器之外，依照第二实施例的IC芯片在配置上类似于图3中所示出的IC芯片。 锁存器包括第一反相器INV1和第二反相器INV2。第一反相器INV1接收在存储节点SN的信号并使其反相，以便向外部输出所反相的信号，并且第二反相器INV2接收第一反相器INV1的输出信号并使其反相，以便向存储节点SN输出所反相的信号。第一和第二反相器INV1和INV2由高压晶体管组成。响应于第三控制信号C0NT3和反相的第三控制信号/C0NT3来启用和禁止第二反相器INV2，并且第二反相器INV2当被启用时锁存在存储节点SN的信号。第一反相器INV1缓冲在存储节点SN的信号，由此向外部输出所缓冲的信号。
在图4中，第一高压晶体管HVT1、解码部件320和第二高压晶体管HVT2与在图3中所示出的组成元件完全相同，被分配相同的附图标记，并且将省略或简化对其的重复解释。 如上所述，在图4中所示出的改进的IC芯片不仅具有电平移位功能和解码/预解码功能，而且具有锁存功能，其响应于控制信号在预定时间工作。即，改进的IC芯片可以通过包括锁存功能、电平移位功能和解码功能来实现小型化设计。 图5是依照本发明一个实施例的包括图3和4中所示出的IC芯片的源极驱动器件的电路图。 参照图5，依照本发明实施例的源极驱动器件包括移位寄存器520、采样锁存器530、改进的电路块550、解码器570和输出缓冲器580。 移位寄存器520响应于时钟信号CLK来移位从外部(例如控制器)输入的起始脉冲SP。采样锁存器530响应于从移位寄存器520输出的多个移位信号Sl到SN来采样从控制器所输入的数字图像数据R/G/B。改进的电路块550把从采样锁存器530所输出的数据预先解码，并且响应于控制信号CONT移位并转换预先解码的数据的电压电平。
解码器570解码预先解码的数字图像数据，以便向输出缓冲器580转送从渐变电压产生器(未示出)产生的多个渐变电压VO到VZ中的相应一个。这里，解码器570执行数模转换器(DAC)的功能。输出缓冲器580缓冲渐变电压V0到VZ，以便把它们输出到输出垫590。向显示面板的像素阵列提供从输出垫590所输出的渐变电压VO到VZ。
与图1中所示出的常规源极驱动器件相比较，依照本发明实施例的源极驱动器件包括改进的电路块550，该电路块550包括图1中所示出的保持锁存器40、电平移位器50和预解码器60的功能。由于改进的电路块550具有与图3和4中所示出的IC芯片基本上相同的结构，所以将省略或简化对其的详细解释。 改进的电路块550的解码部件(图3和4中所示出的解码部件320)执行预解码器的功能，并且输入信号IN1到IN4是从采样锁存器530转送的数据。被输入到第二高压晶体管HVT2的第二控制信号C0NT2包括水平同步信号HSYNC。 在本发明的源极驱动器件中，改进的电路块550包括多个功能，从而与图1中所示出的常规源极驱动器件相比较具有较少的晶体管。例如，常规源极驱动器件的预解码器利用与非门实现，而本发明的预解码器只利用NMOS晶体管来实现。据此，显著减少了本发明中所使用的晶体管的数目。 图6是关于通道的电路块阵列的电路图。图7A和7B分别示出在正常模式和测试模式期间输入到图6中的电路块阵列的数据和命令的时序图。 参照图6，电路块阵列包括输入部件610、预解码部件620和功能块630。功能块630由高压晶体管组成，而预解码部件620由低压晶体管组成。相应地，输入部件610也由低压晶体管组成。 在图6的构造中，当施加用于可靠性测试的电压应力时，与功能块630的多个电路相对应的预解码部件620中的多个电路的输出信号可以输出为相同的逻辑值。如上所述，由于一些电路块阵列利用低压晶体管实现，所以可以简化用于可靠性测试的电路配置。因而，与现有技术相比，可以减小芯片尺寸及其测试时间。 可以通过附加的测试电路来施加电压应力。这里，构成附加测试电路的晶体管包括低压晶体管。可以通过在没有附加测试电路的情况下利用被施加到源极驱动器件的预解码器的数据代替高压应力来测试预解码器。 用于参考，图7A示出了在正常模式期间分别向输入部件610和功能块630输入数据和控制信号C0NT1和C0NT2。从而，响应于输入的数据和控制信号C0NT1和C0NT2来执行预充电功能和解码功能。图7B示出了在测试模式期间分别向输入部件610和功能块630
10输入数据和控制信号C0NT1和C0NT2。从而，响应于输入的数据和控制信号C0NT1和C0NT2来执行预充电功能和解码功能。 特别地是，在图7B的测试模式期间，响应于控制信号C0NT2，功能块630中的高压NMOS晶体管导通，从而根据被输入到输入部件610的数据DO到D3来输出预解码部件620的输出结果。 图8A到8C是依照本发明其它实施例的IC芯片的电路图。 参照图8A，IC芯片包括单元电路块720A和控制部件740A。 IC芯片可以具有由一个控制部件740A控制的多个单元电路块720A。 单元电路块720A包括第一高压晶体管721A、第二高压晶体管722A、锁存部件723A和解码部件724A。 第一高压晶体管721A包括高压PMOS晶体管，其具有在第一电源端子VDD和存储节点SN之间的源极-漏极路径和用于接收第一栅极信号PIN的栅极，由此响应于第一栅极信号PIN来对存储节点SN预充电。 第二高压晶体管722A包括高压NMOS晶体管，其具有在解码部件724A的输出端子和存储节点SN之间的源极-漏极路径和用于接收第二栅极信号MIN的栅极，第二栅极信号MIN利用DC电压来偏置。可以使用具有低电压电平的信号作为第二栅极信号MIN，由此保护解码部件724A中的低压晶体管LVT5到LVT7。这里，第二高压晶体管722A作为电压限制器工作。 解码部件724A包括在第二高压晶体管722A和第二电源端子地电压VSS之间串联耦合的低压晶体管LVT5到LVT7，并且解码多个输入信号IN5到IN7，以便向存储节点SN提供所解码的信号。低压晶体管LVT5到LVT7利用多个低压NMOS晶体管来实现，所述低压NMOS晶体管的栅极接收输入信号IN5到IN7中相应的一个。 锁存部件723A包括第一和第二反相器INV3和INV4。第一反相器INV3接收在存储节点SN的信号并使其反相，以便向外部输出所反相的信号。第二反相器INV4接收第一反相器INV3的输出信号并使其反相，以便向存储节点SN输出所反相的信号。第一和第二反相器INV3和INV4利用高压晶体管来实现。响应于环路控制信号LCONT来启用和禁止第二反相器INV4，并且第二反相器INV4当被启用时锁存在存储节点SN的信号。第一反相器INV3缓冲在存储节点SN的信号，由此向外部输出所缓冲的信号。 控制部件740A包括用于缓冲预充电信号PCG的第一缓冲器741A，以便向第一高压晶体管721A的栅极输出第一栅极信号PIN。第一缓冲器741A包括高压元件。控制部件740A进一步包括用于缓冲输入数据的第二缓冲器742A，以便向解码部件724A输出输入信号IN5到IN7。第二缓冲器742A包括低压元件。 参照图8B， IC芯片包括单元电路块720B和控制部件740B。 IC芯片可以具有多个单元电路块720B，它们由一个控制部件740B来控制。 单元电路块720B包括第一高压晶体管721B、第二高压晶体管722B、锁存部件723B、解码部件724B和开关晶体管725。 由于第一高压晶体管721B、第二高压晶体管722B和锁存部件723B具有基本上与图8A中所示出的IC芯片相同的结构，所以将省略对其的详细描述。除用于解码两个输入之外，解码部件724B也具有基本上与图8A中所示出的解码部件724A相同的结构。
开关晶体管725包括低压NM0S晶体管，其具有在第二高压晶体管722B和解码部 件724B的输出节点之间的源极_漏极路径和用于接收定时控制信号TCONT的栅极。
由于控制部件740B具有基本上与图8A中所示出的控制部件740A相同的结构，所 以将省略或简化对其的详细解释。 在图8B中所示出的IC芯片中，第二高压晶体管722B只作为电压限制器工作。另 外，通过使开关晶体管725响应于定时控制信号TCONT来工作，可以控制解码部件724B的 输出信号被转送到第二高压晶体管722B的时间。 参照图8C，IC芯片包括单元电路块720C和控制部件740C。 IC芯片可以具有多个 单元电路块720C，它们由一个控制部件740C来控制。 单元电路块720C包括第一高压晶体管721C、第二高压晶体管722C、锁存部件723C 和解码部件724C。 除了输入到解码部件724C中的低压晶体管的各栅极的多个输入解码信号不是简 单的缓冲信号而是包括时间分量之外，第一高压晶体管721C、第二高压晶体管722C和锁存 部件723C具有基本上与图8A中所示出的IC芯片相同的结构。 即，控制部件740C包括多个D触发器744，用于响应于定时控制信号TCONT来向解 码部件724C中的低压晶体管的各栅极转送输入数据。D触发器744的数目对应于输入数据 的数目。 在图8C所示出的IC芯片中，第二高压晶体管722C只作为电压限制器工作。此 外，因为输入的解码信号具有时间分量，所以可以控制解码部件724C的输出信号被转送到 第二高压晶体管722C的时间。 缓冲器741C具有基本上与图8A中所示出的第一缓冲器741A相同的结构。
图8A到8C中所示出的IC芯片可以通过包括数据存储功能、电平移位功能、解码 功能和电压限制功能来进行小型化设计。此外，因为改进的IC芯片只有充电/放电电压而 没有击穿电压，所以改进的IC芯片可以工作在低功率条件下。另外，解码部件724A、724B 和724C利用低压NMOS晶体管而不是与非门来实现，由此减小了芯片尺寸以及用于可靠性 测试的测试时间。 图8A到8C中所示出的IC芯片可以被应用于显示设备的驱动部件。即，图8A到 8C中所示出的IC芯片可以被应用于图5中所示出的源极驱动器件的改进的电路块550。
如上所述，依照本发明的改进的IC芯片通过包括数据存储/锁存功能、电平移位 功能和解码/预解码功能而具有小型化设计。从而，可以通过使用改进的IC芯片实现源极 驱动器件来减小源极驱动器件的芯片大小。 此外，当施加用于可靠性测试的电压应力时，与常规的源极驱动器件相比，可以减 少用于可靠性测试的时间。在常规的源极驱动器件中，电平移位器在工作期间其上流过击 穿电流。然而在本发明中，改进的IC芯片只具有充电/放电电流，使得改进的IC芯片可以 工作在低功率条件下。 如上所述，已经相对于优选实施例具体地描述本发明的技术思想，但是应当注意， 上述实施例只用来说明而并非是限制本发明。特别地是，本领域普通技术人员可以理解，在 不脱离如所附权利要求所定义的本发明精神和范围的情况下，可以进行各种改变和修改。
权利要求
一种集成电路芯片，包括第一高压晶体管，被配置为响应于第一控制信号对存储节点预充电；解码部件，被配置为解码多个输入信号，以便向所述存储节点输出所解码的信号；以及第二高压晶体管，被配置为响应于第二控制信号向所述存储节点转送所述解码部件的输出。
2. 如权利要求1所述的集成电路芯片，进一步包括被耦合到所述存储节点的电容器。
3. 如权利要求2所述的集成电路芯片，其中所述电容器包括寄生电容器。
4. 如权利要求1所述的集成电路芯片，进一步包括被配置为向外部输出在所述存储节 点的信号的缓冲器。
5 如权利要求4所述的集成电路芯片，其中所述缓冲器包括高压晶体管。
6. 如权利要求1所述的集成电路芯片，其中所述解码部件包括在第一电源电压端子和 第二高压晶体管之间串联耦合的多个低压晶体管。
7. 如权利要求6所述的集成电路芯片，其中所述低压晶体管包括其栅极接收输入信号 的NM0S晶体管。
8. 如权利要求1所述的集成电路芯片，其中第一高压晶体管包括高压PM0S晶体管，所 述高压PM0S晶体管具有在第二电源电压端子和所述存储节点之间连接的源极_漏极路径 和用于接收第一控制信号的栅极。
9. 如权利要求1所述的集成电路芯片，其中第二高压晶体管包括高压NMOS晶体管，所 述高压NM0S晶体管具有在所述存储节点和所述解码部件的输出节点之间连接的源极_漏 极路径和用于接收第二控制信号的栅极。
10. —种集成电路芯片，包括第一高压晶体管，被配置为响应于第一控制信号对预定节点预充电； 解码部件，被配置为解码多个输入信号，以便向所述节点输出所解码的信号； 第二高压晶体管，被配置为响应于第二控制信号向所述节点转送所述解码部件的输 出；以及锁存部件，被配置为锁存在所述节点的信号。
11. 如权利要求10所述的集成电路芯片，其中所述锁存部件包括 第一反相器，被配置为接收在所述节点的信号并使该信号反相，以便向外部输出所反相的信号；禾口第二反相器，被配置为接收第一反相器的输出信号并使该输出信号反相，以便向所述 节点输出所反相的信号，其中第一反相器和第二反相器包括高压晶体管。
12. 如权利要求11所述的集成电路芯片，其中响应于第三控制信号来启用和禁止第二 反相器。
13. 如权利要求10所述的集成电路芯片，其中所述解码部件包括在第一电源电压端子 和第二高压晶体管之间串联耦合的多个低压晶体管。
14. 如权利要求13所述的集成电路芯片，其中所述低压晶体管包括其栅极接收输入信 号的NM0S晶体管。
15. 如权利要求10所述的集成电路芯片，其中第一高压晶体管包括高压PM0S晶体管，所述高压PM0S晶体管具有在第二电源电压端子和所述节点之间连接的源极_漏极路径和 用于接收第一控制信号的栅极。
16. 如权利要求10所述的集成电路芯片，其中第二高压晶体管包括高压NM0S晶体管， 所述高压NMOS晶体管具有在所述节点和所述解码部件的输出节点之间连接的源极_漏极 路径和用于接收第二控制信号的栅极。
17. —种源极驱动器件，包括采样锁存器，被配置为采样并锁存从外部输入的图像数据；电路块，被配置为对从所述采样锁存器所输出的数据进行预解码，以及响应于控制信 号来移位并存储预解码的数据的电压电平；以及解码器，被配置为解码所预解码的图像数据，以便转送多个渐变电压之一， 其中所述电路块包括第一高压晶体管，被配置为响应于第一控制信号对存储节点预充电； 预解码部件，被配置为解码多个输入信号，以便向所述存储节点输出所解码的信号；以及第二高压晶体管，被配置为响应于第二控制信号向所述存储节点转送所述解码部件的 输出。
18. 如权利要求17所述的源极驱动器件，进一步包括被耦合到所述存储节点的电容器。
19. 如权利要求18所述的源极驱动器件，其中所述电容器包括寄生电容器。
20. 如权利要求17所述的源极驱动器件，进一步包括被配置为向外部输出在所述存储 节点的信号的缓冲器。
21. 如权利要求20所述的源极驱动器件，其中所述缓冲器包括高压晶体管。
22. 如权利要求17所述的源极驱动器件，其中所述预解码部件包括在第一电源电压端 子和第二高压晶体管之间串联耦合的多个低压晶体管。
23. 如权利要求22所述的源极驱动器件，其中所述低压晶体管包括其栅极接收输入信 号的NM0S晶体管。
24. 如权利要求22所述的源极驱动器件，进一步包括测试部件，所述测试部件被配置 为使与所述电路块相对应的所述预解码部件中多个电路的一些输出信号对于预解码部件 的可靠性测试来说具有相同的逻辑值。
25. 如权利要求24所述的源极驱动器件，其中所述测试部件包括多个低压晶体管。
26. 如权利要求17所述的源极驱动器件，其中第一高压晶体管包括高压PM0S晶体管， 所述高压PM0S晶体管具有在第二电源电压端子和所述存储节点之间连接的源极_漏极路 径和用于接收第一控制信号的栅极。
27. 如权利要求17所述的源极驱动器件，其中第二高压晶体管包括高压NM0S晶体 管，所述高压NM0S晶体管具有在所述存储节点和所述解码部件的输出节点之间连接的源 极_漏极路径和用于接收第二控制信号的栅极。
28. —种源极驱动器件，包括采样锁存器，被配置为采样并锁存从外部输入的图像数据；电路块，被配置为对从所述采样锁存器所输出的数据进行预解码，以及响应于控制信号来移位并锁存预解码的数据的电压电平；以及解码器，被配置为解码所预解码的图像数据，以便转送多个渐变电压之一， 其中所述电路块包括第一高压晶体管，被配置为响应于第一控制信号对预定节点预充电； 预解码部件，被配置为解码多个输入信号，以便向所述节点输出所解码的信号； 第二高压晶体管，被配置为响应于第二控制信号向所述节点转送所述解码部件的输 出；以及锁存部件，被配置为锁存在所述节点的信号。
29. 如权利要求28所述的源极驱动器件，其中所述锁存部件包括 第一反相器，被配置为接收在所述节点的信号并使该信号反相，以便向外部输出所反相的信号；禾口第二反相器，被配置为接收第一反相器的输出信号并使该输出信号反相，以便向所述 节点输出所反相的信号，其中第一反相器和第二反相器包括高压晶体管。
30. 如权利要求29所述的源极驱动器件，其中响应于第三控制信号来启用和禁止第二 反相器。
31. 如权利要求28所述的源极驱动器件，其中所述预解码部件包括在第一电源电压端 子和第二高压晶体管之间串联耦合的多个低压晶体管。
32. 如权利要求31所述的源极驱动器件，其中所述低压晶体管包括其栅极接收输入信 号的NM0S晶体管。
33. 如权利要求31所述的源极驱动器件，进一步包括测试部件，所述测试部件被配置 为使与所述电路块对应的所述预解码部件中多个电路的一些输出信号对于预解码部件的 可靠性测试来说具有相同的逻辑值。
34. 如权利要求33所述的源极驱动器件，其中所述测试部件包括多个低压晶体管。
35. 如权利要求28所述的源极驱动器件，其中第一高压晶体管包括高压PMOS晶体管， 所述高压PMOS晶体管具有在第二电源电压端子和所述节点之间连接的源极_漏极路径和 用于接收第一控制信号的栅极。
36. 如权利要求28所述的源极驱动器件，其中所述第二高压晶体管包括高压NM0S晶体 管，所述高压NMOS晶体管具有在所述节点和所述解码部件的输出节点之间连接的源极-漏 极路径和用于接收第二控制信号的栅极。
37. —种集成电路芯片，包括 第一高压晶体管，被配置为对预定节点预充电； 锁存部件，被配置为锁存在所述节点的信号。解码部件，被配置为解码多个输入信号，以便向所述节点输出所解码的信号；以及 耦合在所述节点和所述解码部件的输出节点之间的第二高压晶体管，被配置为作为电 压限制器工作。
38. 如权利要求37所述的集成电路芯片，其中第二高压晶体管包括具有用于接收利用 DC电压偏置的信号的栅极的高压NMOS晶体管。
39. 如权利要求37所述的集成电路芯片，其中所述解码部件包括在第一电源电压端子和第二高压晶体管之间串联耦合的多个低压晶体管。
40. 如权利要求37所述的集成电路芯片，进一步包括开关晶体管，所述开关晶体管被 配置为响应于定时控制信号向第二高压晶体管转送所述解码部件的输出信号。
41. 如权利要求40所述的集成电路芯片，其中所述开关晶体管包括具有用于接收所述 定时控制信号的栅极的低压NMOS晶体管。
42. 如权利要求37所述的集成电路芯片，其中被输入到所述解码部件的输入信号包括 时间分量，以控制所述解码部件的输出信号被转送到第二高压晶体管的时间。
43. 如权利要求42所述的集成电路芯片，进一步包括D触发器，所述D触发器被配置为 响应于定时控制信号向所述解码部件提供输入数据。
44. 如权利要求37所述的集成电路芯片，其中所述锁存部件包括高压晶体管。
全文摘要
公开了一种多功能集成电路和具有所述多功能集成电路的源极驱动器。集成电路(IC)芯片包括第一高压晶体管，被配置为响应于第一控制信号对存储节点预充电；解码部件，被配置为解码多个输入信号以便向所述存储节点输出所解码的信号；和第二高压晶体管，被配置为响应于第二控制信号把所述解码部件的输出转送到所述存储节点。
文档编号G09G3/20GK101727808SQ20091017966
公开日2010年6月9日 申请日期2009年10月26日 优先权日2008年10月28日
发明者西村雅人 申请人:美格纳半导体有限会社