显示装置的利记博彩app

专利名称：：显示装置的利记博彩app
技术领域：
：本发明涉及具备由薄膜晶体管(TFT)构成的栅极驱动器的显示装置。
背景技术：
：液晶显示器或有机EL显示器等显示装置具备呈矩阵状配设在玻璃等绝缘衬底上的像素、按该每个像素行(像素线)进行设置的栅极线(扫描线)和依次选择这些栅极线进行驱动的栅极驱动器。栅极驱动器可以由移位寄存器构成，但是，为了简化制造工艺，栅极驱动器使用的移位寄存器最好只由同一导电类型的场效应晶体管构成。因此，提出了各种只由N沟道型或P沟道型场效应晶体管构成的移位寄存器及装有该移位寄存器的显示装置的方案。此外，使用非晶硅薄膜晶体管(a-SiTFT)作为构成栅极驱动器的场效应晶体管的显示装置容易大面积化，而且生产效率高，广泛地用在例如笔记本型PC的屏幕或大屏幕显示装置等中。我们知道，a-SiTFT在栅极持续(直流)偏置时会出现阈值电压漂移大的现象。该现象是引起使用a-SiTFT的栅极驱动器的误工作的主要原因，成为问题。此外，我们还知道，不仅是a-SiTFT，有机TFT也存在同样的问题。作为其对策，提出了一种栅极驱动电路的方案，在栅极驱动器的输出级并列设置2个输出下拉(pulldown)用的a-SiTFT，通过使两者按每帧交替工作/休止，使得一个输出下拉用的a-SiTFT的栅极不持续偏置(例如，非专利文献1)。非专利文献1SoonYoungYoon等“HighlyStableIntegratedGateDriverCircuitusinga-SiTFTwithDualPull-downStructure”SID05DIGESTP.348但是，从以往一直使用的通用驱动控制电路LSI并不输出这样的用来按每帧使2个输出下拉用a-SiTFT的工作/休止进行切换的控制信号(切换信号)。因此，为了采用非专利文献1的技术，需要对驱动控制电路新设置用来生成切换信号的电路。但是，在设置这样的电路时，变成一种和现有的驱动控制电路不同的特殊规格，使驱动控制电路的制造成本上升，由此带来显示装置成本的上升。
发明内容本发明是为了解决以上的问题而做出的，其目的在于提供一种显示装置，其使用通用的驱动控制电路，可以防止栅极驱动器的TFT的阈值电压的变动。本发明的显示装置具备绝缘衬底、配设在上述绝缘衬底上的多个像素、驱动上述像素的栅极驱动器、向上述栅极驱动器输出规定的控制信号的驱动控制电路和对信号频率进行分频的分频电路，其中，上述像素、上述栅极驱动器和上述分频电路使用在上述绝缘衬底上形成的薄膜晶体管(TFT)构成，上述驱动控制电路输出的上述控制信号包含与图像信号的帧期间的开始相对应的起始信号，上述分频电路生成具有将上述起始信号分频后的周期的分频信号。根据本发明的显示装置，可以根据分频信号对栅极驱动器具备的2个输出下拉用的TFT进行按每帧的切换。分频信号是将通用驱动控制电路输出的2个起始信号分频后得到的信号。即，可以使用通用驱动控制电路使栅极驱动器以按每帧交替切换2个输出下拉用TFT的方式工作。因此，可以抑制显示装置成本的上升，同时可以防止由栅极驱动器的TFT的阈值电压的变动引起的误工作。此外，由于分频电路与像素和栅极驱动器相同，使用在绝缘衬底上形成的TFT构成，所以，可以抑制随着在显示装置中设置分频电路而带来的制造工艺的复杂化。图1是表示现有的显示装置的概略构成的方框图。图2是表示显示装置的像素的结构例的电路图。图3是表示现有的栅极驱动器(奇数栅极驱动器和偶数栅极驱动器)的工作的定时图。图4是表示本发明的显示装置的概略构成的方框图。图5是表示本发明的分频电路的基本构成的电路图。图6是表示本发明的分频电路的基本工作的定时图。图7是实施方式1的分频电路的电路图。图8是表示实施方式1的分频电路的工作的定时图。图9是表示实施方式1的分频电路的工作的定时图。图10是表示本发明的显示装置的变形例的方框图。图11是表示本发明的显示装置的变形例的工作的定时图。图12是表示实施方式2的分频电路的电路构成的图。图13是表示实施方式2的分频电路的工作的定时图。图14是表示实施方式3的分频电路的电路构成的图。图15是表示实施方式4的分频电路的电路构成的图。图16是现有的单位移位寄存器的电路图。图17是表示现有的栅极驱动器的构成的图。图18是表示现有的栅极驱动器的工作的定时图。图19是表示实施方式5的单位移位寄存器的电路图。图20是表示实施方式6的显示装置的概略构成的方框图。图21是表示实施方式6的分频电路的工作的定时图。图22是表示实施方式7的分频电路的电路构成的图。图23是表示实施方式7的分频电路的工作的定时图。图24是表示实施方式8的显示装置的概略构成的方框图。图25是表示实施方式8的分频电路的工作的定时图。具体实施例方式下面，参照本发明的实施方式。再有，为了避免重复说明而变得冗长，在各图中对具有同一或相当的功能的要素附加同一符号。<实施方式1>下面，说明本发明的具体实施方式，为了容易理解本发明，首先，对现有的通用驱动控制电路和栅极驱动器加以说明。图1是表示现有的显示装置的结构例的方框图。在图1的显示装置中，使用在玻璃等绝缘衬底上形成的a-SiTFT构成的像素PX呈矩阵状配设。作为像素PX，例如可以举出使用液晶元件的像素或使用有机EL(场致发光)等场致发光元件的像素等。图2(a)是使用了a-SiTFT的液晶像素的结构例。有源元件121(a-SiTFT)的栅极与栅极线连接，有源元件121的漏极与数据线连接。此外，保持电容122和液晶元件123与有源元件121的源极连接。保持电容122和液晶元件123各自的另一端与公共电极连接。因此，当栅极线激活(H(高)电平)时，有源元件121导通，这时的数据线的数据(电位)保持在保持电容122中。液晶元件123中的液晶的取向性与保持于该保持电容122的数据对应变化，该像素的显示亮度发生变化。此外，图2(b)是使用了a-SiTFT的有机EL像素的结构例。有源元件125(a-SiTFT)的栅极与栅极线连接，有源元件125的漏极与数据线连接。保持电容126和驱动用TFT127(a-SiTFT)的栅极与有源元件125的源极连接。EL元件128与驱动用TFT127的漏极连接。保持电容126的另一端和驱动用TFT127的源极与规定的电源线连接，EL元件128的另一端与负电源连接。因此，当栅极线激活(H电平)时，有源元件125导通，这时的数据线的数据(电位)保持在保持电容126中。而且，驱动用TFT127与保持于该保持电容126的数据对应切换为导通/截止，当驱动用TFT127导通时，电流流入EL元件128，该像素发光。各像素PX由以下说明的栅极驱动器101、102和驱动控制电路110驱动。在图1所示的现有例中，在像素PX的矩阵(像素矩阵)的两侧，配设用和该像素PX相同在绝缘衬底上形成的a-SiTFT构成的2个栅极驱动器101、102。像素矩阵左侧的栅极驱动器101是驱动与第奇数个像素行对应的栅极线G1、G3、G5、…的驱动器，右侧的栅极驱动器102是驱动与第偶数个像素行对应的栅极线G2、G4、G6、…的驱动器。通过该方式，可以应对像素PX的扫描方向上的间距变小的情况，并可以实现像素PX的高密度化即画面的高分辨率化。在下面的说明中，将栅极驱动器101称作“奇数栅极驱动器101”，将栅极驱动器102称作“偶数栅极驱动器102”。驱动控制电路110是使用单晶硅形成的通用LSI。驱动控制电路110由向数据线(DR1、DG1、DB1、DR2、DG2、DB2、…)输出写入像素PX的显示数据的源极驱动电路、驱动栅极驱动器101、102所需要的驱动控制信号(起始信号和时钟信号)的生成电路及生成电源电压的电源电路等构成。驱动控制电路110输出的驱动控制信号中包含在栅极驱动器101、102中与图像信号的1帧的开始对应的起始脉冲和规定其工作定时的时钟信号。当用2个栅极驱动器101、102驱动像素矩阵时，驱动控制电路110向奇数栅极驱动器101输出使奇数栅极线的扫描开始的起始信号STYO、规定奇数栅极驱动器101的工作定时的时钟信号CLKYO和与其反转的时钟信号/CLKYO。此外，驱动控制电路110向偶数栅极驱动器102输出偶数栅极线的起始信号STYE、规定偶数栅极驱动器102的工作定时的时钟信号CLKYE和与其反相的时钟信号/CLKYE。图3示出这些驱动控制信号的波形。如图3所示，时钟信号CLKYO、/CLKYO是显示装置的4水平期间(4H)的周期脉冲信号，两者的相位相互错开2水平期间(2H)。同样，时钟信号CLKYE、/CLKYE是显示装置的4水平期间(4H)的周期脉冲信号，两者的相位相互错开2水平期间(2H)。此外，时钟信号CLKYO和时钟信号CLKYE的相位错开1水平期间(1H)。即，该4个时钟信号CLKYO、CLKYE、/CLKYO、/CLKYE构成相位各相差1水平期间的4相时钟。驱动控制电路110在与帧期间的开始相对应的时刻t0向奇数栅极驱动器101输出起始信号STYO。然后，在比时刻t0滞后1水平期间(1H)的时刻t1，向奇数栅极驱动器101输入时钟信号CLKYO，进而，在比时刻t1滞后2水平期间(2H)的时刻t3输入时钟信号/CLKYO。构成奇数栅极驱动器101的移位寄存器与时钟信号CLKYO、/CLKYO同步地使起始信号STYO依次向第奇数条栅极线G1、G3、G5、…移位。由此，如图3所示，第奇数条栅极线G1、G3、G5、…与时钟信号CLKYO、/CLKYO同步地每2个水平期间依次激活(H电平)。另一方面，在比时刻t0滞后1水平期间(1H)的时刻t1向偶数栅极驱动器102输入起始信号STYE。然后，在比时刻t1滞后1水平期间(1H)的时刻t2输入时钟信号CLKYE，并且在比时刻t2滞后2水平期间(2H)的时刻t4输入时钟信号/CLKYE。构成偶数栅极驱动器102的移位寄存器与时钟信号CLKYE、/CLKYE同步地使起始信号STYE依次向第偶数条栅极线G2、G4、G6、…移位。由此，如图3所示，第偶数条栅极线G2、G4、G6、…与时钟信号CLKYE、/CLKYE同步地每2个水平期间依次激活(H电平)。输入奇数栅极驱动器101的时钟信号CLKYO、/CLKYO和输入偶数栅极驱动器102的时钟信号CLKYE、/CLKYE的相位相互错开1水平期间，所以，第奇数个栅极线和第偶数个栅极线交替激活。以上工作的结果是，如图3所示，所有的栅极线G1、G2、G3、G4、…按照该顺序，按每1水平期间被选中。再有，当像素PX的密度低时，也有栅极驱动器只配置在像素矩阵的一侧，用该1个栅极驱动器来驱动像素矩阵的情况(这里省略图示)。这时，不必区别偶数和奇数的栅极线，所以，驱动控制电路输出2相时钟信号并在每1帧期间输出1个起始信号，1个栅极驱动器按照这些信号依次选择所有的栅极线。此外，通用驱动控制电路(LSI)构成为能够应对1个和2个栅极驱动器的任一种情况，并能够输出这两种情况下的驱动控制信号。即，这样的通用驱动控制电路构成为能够输出用来驱动2个栅极驱动器的4相时钟信号和2相起始信号、以及用来驱动1个栅极驱动器的2相时钟和1相起始信号。下面，说明本发明的显示装置。图4是表示本发明的显示装置的概略构成的方框图。如该图所示，在本实施方式中，在使用形成于绝缘衬底上的a-SiTFT构成的像素PX的矩阵(像素矩阵)的两侧，配设使用同样形成于绝缘衬底上的a-SiTFT构成的2个栅极驱动器11、12。像素矩阵左侧的奇数栅极驱动器11是驱动与第奇数个像素行对应的栅极线G1、G3、G5、…的驱动器，右侧的偶数栅极驱动器12是驱动与第偶数个像素行对应的栅极线G2、G4、G6、…的驱动器。栅极驱动器11、12的基本工作和图1所示的现有的栅极驱动器101、102一样。但是，为了防止a-SiTFT的阈值电压的漂移，本实施方式的栅极驱动器11、12采用按每帧交替切换2个输出下拉用的a-SiTFT的方式(例如，上述非专利文献1的方式)。即，为了使该栅极驱动器11、12正常工作，需要用来切换2个输出下拉用的a-SiTFT的控制信号(切换信号)。此外，图4所示的驱动控制电路110和图1所示的电路一样，是使用单晶硅形成的通用LSI。即，作为驱动控制信号，驱动控制电路110向奇数栅极驱动器101输出上述起始信号STYO和时钟信号CLKYO、/CLKYO。此外，作为驱动控制信号，向偶数栅极驱动器102输出上述起始信号STYE和时钟信号CLKYE、/CLKYE。本实施方式的显示装置具有利用形成于绝缘衬底上的a-SiTFT构成的、对信号的频率进行分频的分频电路20。向分频电路20输入图4所示的2个起始信号STYO、STYE和2个时钟信号CLKYE、/CLKYO。该分频电路20由这4个信号驱动，输出具有2倍于起始信号STYO、STYE的周期的(即对频率进行1/2分频后的)周期的分频信号VFR及其反相的分频信号/VFR。起始信号STYO、STYE是与图像信号的各帧期间的开始定时对应的信号，所以，其2倍周期的分频信号VFR、/VFR变成图像信号的每1帧期间反转的信号。该分频信号VFR、/VFR被一同输入栅极驱动器11、12，因此，可以作为用于切换2个输出下拉用的a-SiTFT的切换信号而使用。按照本实施方式，使用现有的通用驱动控制电路110，可以得到用来切换栅极驱动器11、12的各2个输出下拉用a-SiTFT的切换信号。即，使用通用的驱动控制电路，可以获得抑制栅极驱动器11、12的a-SiTFT的阈值电压的变动、防止误工作的效果。其次，对本实施方式的分频电路20进行说明。图5是表示分频电路20的基本构成的电路图，图6是表示其工作的定时图。首先，根据这些图对分频电路20的工作原理进行说明。如图5所示，分频电路20由开关SW1、SW2、变换器(inverter)IV1、IV2、IV3(第1、第2和第3变换器)和作为保持电路的保持电容CH1、CH2构成。保持电容CH1与变换器IV1的输入节点NA连接，保持电容CH2与变换器IV2的输入节点NB连接。再有，保持电容CH1、CH2也可以是寄生电容。此外，在图5中，输入信号IN1、IN2是相互周期相等、相位不同的信号。开关SW1、SW2分别在输入信号IN1、IN2为H(高)电平的期间，工作为导通。参照图6，设在时刻t0，节点NE是H电平。这时，若在时刻t0输入信号IN1变成H电平，开关SW1导通，则节点NA变成H电平，变换器IV1的输出节点NB变成L(低)电平。即，变换器IV1与输入信号IN1同步地使变换器IV3的输出反转。随后，当在时刻t1输入信号IN1回到L电平时，开关SW1截止，但因保持电容CH1的作用，节点NA保持在H电平，所以，节点NB保持在L电平。接着，当在时刻t2输入信号IN2变成H电平时，开关SW2导通，节点NC的电平变成和节点NB相同的L电平。结果，变换器IV2的输出节点ND变成H电平，变换器IV3的输出节点NE变成L电平。即，变换器IV2与输入信号IN2同步地使变换器IV1的输出反转。随后，当在时刻t3输入信号IN2回到L电平时，开关SW2截止，但因保持电容CH2的作用，节点NC保持在L电平，所以，节点ND保持在H电平，节点NE保持在L电平。其后，各节点的电平关系相反，进行和上述时刻t0～t3同样的工作。即，当在时刻t4输入信号IN1再变成H电平、开关SW1导通时，节点NA变成L电平，节点NB变成H电平。接着，即使在时刻t5输入信号IN1回到L电平、开关SW1截止，因保持电容CH1保持节点NA的L电平，故节点NB也保持在H电平。接着，当在时刻t6输入信号IN2变成H电平时，开关SW2导通，节点NC变成H电平，节点ND变成L电平，节点NE变成H电平。接着，即使在时刻t7输入信号IN2回到L电平、开关SW2截止，因保持电容CH2使节点NC保持在H电平，故节点ND、NE也分别维持L电平和H电平。时刻t7之后，重复和上述时刻t0～t7相同的工作。这样，通过图5的电路，每当输入信号IN1的电平变成H电平时，节点NA、NB的电平就分别反转，每当输入信号IN2的电平变成H电平时，节点ND、NE的电平就分别反转。即，在节点NA～NE上分别出现输入信号IN1、IN2的2倍周期的信号。特别是出现在节点NA、NB上的信号其相位与输入信号IN1一致，出现在节点NC、NE上的信号其相位与输入信号IN2一致。图7是表示分频电路20的具体电路构成的例子的图。如该图所示，分频电路20使用单一导电类型(这里是n沟道型)的a-SiTFT构成。对构成分频电路20的a-SiTFT(以下称为“晶体管”)各自的功能进行说明。晶体管Q1与图5的开关SW1对应，根据从驱动控制电路110输入的起始信号STYO(第1起始信号)，将节点N8的电平传送给节点N1。晶体管Q2～Q6构成锁存变换器21，该锁存变换器21包含使节点N1的电平反转再向节点N2输出的变换器和保持节点N1、N2的电平的锁存器。更详细地说，晶体管Q5、Q6起变换器的作用，晶体管Q2～Q5起锁存器的作用。由晶体管Q5、Q6构成的变换器与图5的变换器IV1(第1变换器)对应，由晶体管Q2～Q6构成的锁存器起和图5的保持电容CH1相同的保持电路的作用。在图7的分频电路20中，保持电路不是电容元件而是锁存器，这是为了即使分频电路20的工作周期长也能够保持并稳定节点N1、N2的电平。晶体管Q7、Q8设在由晶体管Q5、Q6形成的变换器的输出级，构成用来提高该变换器的驱动能力(流过电流的能力)的缓冲器22。晶体管Q9与图5的开关SW2对应，根据从驱动控制电路110来的起始信号STYE(第2起始信号)，将节点N3的电平传送给节点N4。晶体管Q10～Q13构成锁存变换器23，该锁存变换器23包含使节点N4的电平反转再向节点N5输出的变换器和保持节点N4、N5的电平的锁存器。更详细地说，晶体管Q12、Q13起变换器的作用，晶体管Q10～Q13起锁存器的作用。由晶体管Q12、Q13构成的变换器和图5的变换器IV2(第2变换器)对应，由晶体管Q10～Q13构成的锁存器和图5的保持电容CH2一样，起保持电路的作用。这里，保持电路不是电容元件而是锁存器，这是为了即使分频电路20的工作周期长也能够保持并稳定节点N4、N5的电平。此外，晶体管Q14、Q15构成设在由晶体管Q12、Q13形成的变换器的输出级的缓冲器24。该缓冲器24起提高由晶体管Q12、Q13构成的变换器的驱动能力的作用。另一方面，晶体管Q22、Q23也构成设在由晶体管Q12、Q13形成的变换器的输出级的缓冲器28，用来提高该变换器的驱动能力，但是，还特别起到输出缓冲器的作用，用来输出来自分频电路20的分频信号VFR(以下，将缓冲器28称作“输出缓冲器28”)。晶体管Q16、Q17起到使节点N6的电平反转再向节点N7输出的变换器25的作用。变换器25作为图5的变换器IV3(第3变换器)起作用。此外，晶体管Q18、Q19构成缓冲器26，设在变换器25的输出级以提高其驱动能力。另一方面，晶体管Q20、Q21也构成缓冲器27，设在变换器25的输出级以提高其驱动能力，但是，还特别起输出缓冲器的作用，用来输出来自分频电路20的分频信号/VFR(以下，将缓冲器27称作“输出缓冲器27”)。连接在时钟信号/CLKYO的输入端子和节点N7(晶体管Q18、Q20的栅极)之间的电容元件C1，用来接受时钟信号/CLKYO，并分别使晶体管Q18、Q20的栅极(变换器25的输出节点)电压升压。同样，连接在时钟信号/CLKYO的输入端子和节点N5(晶体管Q14、Q22的栅极)之间的电容元件C2，用来接受时钟信号/CLKYO，并分别使晶体管Q14、Q22的栅极(锁存变换器23的输出节点)电压升压(以下，将电容元件C1、C2分别称作“升压电容”)。此外，晶体管Q24、Q25是将利用升压电容C1、C2升压后的节点N5、N7的电平分别固定在VDD+Vth(VDD电源电压，Vtha-SiTFT的阈值电压)的箝位元件。通过使晶体管Q14、Q18、Q20、Q22的栅极电压不超过VDD+Vth来抑制这些晶体管的阈值电压的漂移。图8和图9是表示图7的分频电路20的工作的定时图。下面，根据这些图说明分频电路20的工作。为说明方便起见，将作为基准电位的低电位侧的电源电位(VSS)设为0，将高电位侧的电源电位设为VDD。此外，将起始信号STYO、STYE和时钟信号CLKYO、/CLKYO、CLKYE、/CLKYE的各L电平和H电平的电位分别设为0和VDD。再有，在实际应用时，因与写入像素的数据的电平相对应来设定基准电位，故低电位侧电源和高电位侧电源的电位例如分别设定为-12V、+17V等。首先，参照图8，假定刚好在时刻t10之前，分频信号VFR是L电平，分频信号/VFR是H电平。这时，节点N8是H电平(VDD-Vth)，节点N1是L电平(0)。在时刻t10，当起始信号STYO变成H电平(VDD)时，晶体管Q1导通，向节点N1传送节点N8的电平。因晶体管Q3的导通电阻设定得比晶体管Q1、Q18的导通电阻足够高，故节点N1变成H电平(VDD-Vth)。由此，晶体管Q5导通，但是，因晶体管Q5的导通电阻设定得比晶体管Q4、Q6的导通电阻足够低，故节点N2从H电平(VDD-Vth)向L电平变化。结果，晶体管Q7截止，晶体管Q8导通，缓冲器22的输出节点N3变成L电平(0)。在时刻t11，当起始信号STY0变成L电平(0)时，晶体管Q1截止，但因由晶体管Q2～Q5构成的锁存器的作用，各节点N1、N2、N3的电平保持原样。在时刻t12，当起始信号STYE变成H电平(VDD)时，晶体管Q9导通，向节点N4传送节点N3的电平。因晶体管Q10的导通电阻设定得比晶体管Q8、Q9的导通电阻足够高，故节点N4从H电平(VDD-Vth)向L电平变化，晶体管Q13截止。但是，在该时刻，因时钟信号CLKYE是L电平(0)，故由晶体管Q12、Q13构成的变换器的输出节点N5保持L电平(0)不变。接着，在时刻t13，当起始信号STYE变成L电平(0)时，晶体管Q9截止，但是，如上所述，因晶体管Q10的导通电阻足够高，驱动能力低，故节点N4的电平只能缓慢上升，直到接下来时钟信号CLKYE变成H电平的时刻t14之前，节点N4都维持在L电平。在时刻t14，当时钟信号CLKYE变成H电平(VDD)时，晶体管Q12导通，由晶体管Q12、Q13构成的变换器的输出节点N5变成H电平(VDD-Vth)。与此同时，因晶体管Q11导通，故利用由晶体管Q10～Q13构成的锁存器的作用，节点N4的L电平、节点N5的H电平分别保持原封不动。结果，变成晶体管Q14导通、晶体管Q15截止的状态，所以，缓冲器24的输出节点N6变成H电平(VDD-2×Vth)。当节点N6变成H电平时，晶体管Q17、Q19、Q21导通。这时，因时钟信号CLKYE是H电平，故晶体管Q16也导通，但是，晶体管Q17的导通电阻设定得比晶体管Q16的导通电阻足够低，变换器25的输出节点N7变成L电平(≈0)。当节点N7变成L电平时，晶体管Q18截止，晶体管Q19导通，所以，缓冲器26的输出节点N8变成L电平(0)。与此同时，晶体管Q20截止，晶体管Q21导通，所以，输出缓冲器27的输出节点N9的电平、即分频信号/VFR的电平变成L电平(0)。此外，当节点N8变成L电平时，晶体管Q22导通，晶体管Q23截止，所以，输出缓冲器28的输出节点10的电平、即分频信号/VFR的电平变成H电平(VDD-2×Vth)。分频信号VFR输入晶体管Q2的栅极。因此，分频信号VFR为H电平期间，晶体管Q2导通，可以防止节点N1的电平因漏电流而降低。此外，在时刻t15，当时钟信号CLKYE变成L电平(0)时，晶体管Q12、Q16截止。当晶体管Q16截止时，晶体管Q16不向节点N7供给电流，节点N7的电平变成0。进而，在图7的分频电路20中，在时刻t16，当时钟信号/CLKYO变成H电平(VDD)时，通过升压电容C2的电容耦合，节点N5(晶体管Q14、Q22的栅极)被升压。由此，当节点N5的电平变成VDD+Vth时，没有相当于晶体管Q22的阈值电压的损失，分频信号VFR(节点N10)上升至VDD。这时，连接在节点N5和高电位侧电源(VDD)之间的晶体管Q25抑制晶体管Q14、Q22的阈值电压的漂移，使节点N5的电平不会过度变高。晶体管Q25为二极管连接，阴极与高电位侧电源(VDD)连接，如图8所示，节点N5的电平不会超过VDD+Vth。同样，连接在节点N7和高电位侧电源(VDD)之间的晶体管Q24使节点N7的电平不超过VDD+Vth(参照图9)。再有，在时刻t16，虽然因升压电容C1的电容耦合的作用会使节点N7的电平也上升，但是，因晶体管Q17导通故会保持在L电平。然后，在时刻t17，当时钟信号/CLKYO变成L电平(0)时，因升压电容C2的电容耦合，节点N5的电平降低规定的电压ΔV，但是，因分频信号VFR的负载通常是电容性的，故即使晶体管Q22的栅极电压下降，节点N10的电平也会由该负载保持下来，分频信号VFR的电平不会变化。此外，在时刻t17，即使节点N5产生电压ΔV的电平下降，每当时钟信号/CLKYE变成H电平(VDD)时，节点N5就通过晶体管Q12而被充电至如图8的VDD-Vth的电平。此外，每当时钟信号/CLKYO变成H电平时，节点N5就通过升压电容C2的电容耦合而被升压至VDD+Vth，分频信号VFR(节点N10)的电平维持在VDD。再有，当时钟信号CLKYE变成H电平时，晶体管Q16也导通，也向节点N7供给电流，但是，因这时晶体管Q17导通，故节点N7保持在L电平(≈0)，分频信号/VFR(节点N9)的电平保持在0。然后，分频信号VFR是H电平、分频信号/VFR是L电平的状态，一直维持到起始信号STYO、STYE下一次变成H电平之前。其次，对从分频信号VFR是H电平、分频信号/VFR是L电平的状态(节点N8是L电平，节点N1是H电平)到起始信号STYO再变成H电平时的工作进行说明。参照图9，在时刻t20，当起始信号STYO变成H电平(VDD)时，晶体管Q1导通，节点N8的电平传送给节点N1，节点N1变成L电平(0)。由此，晶体管Q5截止，进而，这时晶体管Q6导通，所以，节点N2变成H电平(VDD-Vth)。结果，晶体管Q7导通，晶体管Q8截止，缓冲器22的输出节点N3变成H电平(VDD-2×Vth)。在时刻t21，当起始信号STYO变成L电平(0)时，晶体管Q1、Q6截止，因由晶体管Q2～Q5构成的锁存器的作用，节点N1、N2、N3的各电平保持不变。在时刻t22，当起始信号STYE变成H电平(VDD)时，晶体管Q9导通，节点N3的电平传送给节点N4。即，节点N4变成H电平，晶体管Q13导通。这时，因时钟信号CLKYE是L电平，故晶体管Q12截止，节点N5变成L电平(0)。由此，晶体管Q11截止，节点N4的电平变成VDD-Vth。这样，当节点N4变成H电平、节点N5变成L电平时，晶体管Q14截止，晶体管Q15导通，节点N6变成L电平(0)。再有，当节点N5变成L电平时，晶体管Q22也截止，但是，如上所述，因分频信号VFR的负载是电容性的，故节点N10的电平被该负载保持下来，在该时刻，分频信号VFR的电平不变。此外，当节点N6变成L电平时，晶体管Q17、Q19、Q21截止，但是，在该时刻，因时钟信号CLKYE、/CLKYO是L电平，故节点N7、N8、N9的电平也不变。接着，在时刻t23，虽然起始信号STYE变成L电平(0)，但是，因由晶体管Q10～Q13构成的锁存器的作用，节点N4、N5、N6的各电平保持不变。在时刻t24，当时钟信号CLKYE变成H电平(VDD)时，晶体管Q16导通，节点N7变成H电平(VDD-Vth)。由此，因晶体管Q18导通，晶体管Q19截止，故节点N8变成H电平(VDD-2×Vth)。与此同时，晶体管Q20导通，晶体管Q21截止，所以，分频信号/VFR(节点N9)的电平也变成H电平(VDD-2×Vth)。分频信号/VFR输入晶体管Q4、Q10的栅极。因此，在分频信号/VFR为H电平期间，晶体管Q4、Q10导通，可以防止节点N2、N4因漏电流而使电平降低。另一方面，当节点N8变成H电平时，晶体管Q22截止，晶体管Q23导通，所以，分频信号VFR(节点N10)的电平变成L电平(0)。再有，在时刻t24，当时钟信号CLKYE变成H电平时，晶体管Q12导通，所以，向节点N5供给电流，电平上升一些，但是，因这时晶体管Q13导通，故节点N5保持在L电平(≈0)。此外，在时刻t25，当时钟信号CLKYE变成L电平(0)时，因晶体管Q12、Q16截止，所以，节点N5的电平变为0。进而，在图7的分频电路20中，在时刻t26，当时钟信号/CLKYO变成H电平(VDD)时，因升压电容C1的电容耦合，节点N7(晶体管Q14、Q20的栅极)升压。由此，当节点N7的电平变成VDD+Vth时，没有相当于晶体管Q20的阈值电压的损失，分频信号/VFR(节点N8的电平)上升至VDD。这时，因连接在节点N7和高电位侧电源(VDD)之间的晶体管Q24的作用，节点N7的电平如图9所示不会超过VDD+Vth。再有，在时刻t26，虽然因升压电容C2的电容耦合的作用会使节点N5的电平也上升，但是，因晶体管Q13导通故会保持在L电平。然后，在时刻t27，当时钟信号/CLKYO变成L电平(0)时，因升压电容C1的电容耦合，节点N7的电平降低规定的电压ΔV，但是，因分频信号/VFR的电位由电容性负载保持，故分频信号/VFR的电平不会变化。此外，在时刻t27，即使在节点N7处产生电压ΔV的电平下降，每当时钟信号CLKYE变成H电平(VDD)时，节点N7就如图9所示通过晶体管Q16而充电到VDD-Vth的电平。进而，每当时钟信号/CLKYO变成H电平时，节点N7就因升压电容C1的电容耦合而升压到VDD+Vth，分频信号/VFR(节点N9)的电平保持在VDD。该分频信号VFR是L电平、分频信号/VFR是H电平的状态，一直维持到起始信号STYO、STYE下一次变成H电平之前。由图8、图9的工作可知，分频信号VFR、/VFR按起始信号STYO、STYE的各周期(即，按图像信号的各帧期间)而反转。即，分频信号VFR、/VFR是起始信号STYO、STYE的2倍周期的信号。因此，可以将该分频信号VFR、/VFR作为切换信号使用，用来按各帧切换栅极驱动器11、12的各移位寄存器所具有的2个输出下拉用的a-SiTFT。从以上说明的工作可知，该切换信号(分频信号VFR、/VFR)只使用通用的驱动控制电路输出的驱动控制信号(起始信号、时钟信号)生成。因此，可以使用通用的驱动控制电路，使栅极驱动器11、12以按各帧交替切换2个输出下拉用的a-SiTFT的方式(例如非专利文献1的方式)来工作。即，可以抑制显示装置成本的上升，同时，可以防止因栅极驱动器的a-SiTFT的阈值电压的变动而引起的误工作。进而，如图7所示，分频电路20只由同一导电类型的a-SiTFT构成，所以，可以使用和像素矩阵或栅极驱动器11、12同样的制造工艺在玻璃衬底上形成。因此，可以抑制制造工艺的复杂化和制造成本的增加。此外，由以上的说明可知，在图7的分频电路20中，每当分频信号VFR、/VFR反转时，所有的a-SiTFT的栅极电平反转。即，各a-SiTFT的栅极以1帧期间的周期反转，而不是持续偏置。因此，分频电路20内的a-SiTFT中阈值电压的漂移得到抑制。再有，在图7的分频电路20中，若可以适当选择升压电容C1、C2的电容值并适当设定节点N5、N7的升压电平，则也可以不要晶体管Q24、Q25。此外，若VFR、/VFR的H电平可以是原来的VDD-2×Vth，则也可以不需要升压电容C1、C2和时钟信号/CLKYO的输入。即，图7的分频电路20可以由从驱动控制电路输出的2相起始信号和至少1相时钟信号驱动。此外，在图7的分频电路20中，时钟信号CLKYE用来对节点N5、N7进行再充电(刷新)，但若是反复变成H电平的信号，则也可以是其他时钟信号。此外，在漏电流大且即使根据1相时钟信号进行刷新节点N5、N7的电平也可能降低的情况下，可以使用2相以上的时钟信号对节点N5、N7进行刷新。例如，当使用2相时钟对节点N5进行刷新时，可以与晶体管Q12并列设置另外的晶体管，通过相位互不相同的时钟信号驱动两个晶体管。同样，当使用2相时钟对节点N7进行刷新时，可以与晶体管Q16并列设置另外的晶体管，通过相位互不相同的时钟信号驱动两个晶体管。在图4中，示出了使用奇数栅极驱动器11和偶数栅极驱动器12驱动像素矩阵的栅极线的方式的显示装置，但本发明也可以适用于用1个栅极驱动器驱动的方式的显示装置。图10示出该例子。如图10所示，当用1个栅极驱动器13驱动栅极线G1、G2、…时，从驱动控制电路110向栅极驱动器13输入1相的起始信号STY和2相的时钟信号CLKY、/CLKY。如上所述，通用驱动控制电路(LSI)有时构成为可以输出两种情况下的驱动控制信号，以便能够适应栅极驱动器为1个和2个的任一种情况。图10的驱动控制电路110就是这一类型的电路，不仅可以输出上述起始信号STY、时钟信号CLKY、/CLKY，也可以输出在图4的构成中使用的2相起始信号STYO、STYE及图10未示出的4相时钟信号CLKYO、/CLKYO、CLKYE、/CLKYE。因此，如图10所示，若使用2相起始信号STYO、STYE和2相时钟信号CLKY、/CLKY驱动分频电路20，则通过和图4的构成同样的工作，可以得到如图11所示那样的按各帧期间反转的分频信号VFR、/VFR。即，即使在使用1个栅极驱动器13驱动像素矩阵的栅极线的情况下，也可以得到和上述同样的效果。此外，在图10中，使用2相起始信号STYO、STYE和2相时钟信号CLKY、/CLKY驱动分频电路20，但是，也可以使用其他组合形式的2相时钟信号去代替时钟信号CLKY、/CLKY。例如，也可以使用时钟信号CLKYE、/CLKYO。当然，在图4的构成中，也可以使用时钟信号CLKY、/CLKY来代替时钟信号CLKYE、/CLKYO。此外，由图11可知，起始信号STYO和起始信号STY是同一信号，所以，在图10中，也可以使用起始信号STY去代替起始信号STYO。再有，在本实施方式中，形成构成本发明的显示装置所具备的像素、栅极驱动器和分频电路的薄膜晶体管的半导体层是非晶硅(a-Si)，设这些薄膜晶体管均为a-SiTFT来进行了说明，但是，本发明的适应范围不限于此，也可以适用于例如使用有机TFT等情况。如前所述，有机TFT和a-SiTFT一样，具有阈值电压漂移的问题，所以，能得到和a-SiTFT的情况同样的效果，因此是有效的。此外，该情况在下面示出的实施方式中也是同样。<实施方式2>在实施方式2中，示出和图7不同的分频电路20的电路结构例。图12是表示实施方式2的分频电路20a的电路构成的图。在分频电路20a中，在起始信号STYE的输入端子和节点N5之间设有晶体管26，在这一点上和图7的分频电路20不同。即，分频电路20a在节点N1和N5之间具有由晶体管Q10～Q13、Q26构成的锁存变换器23a，以代替图7的锁存变换器23。图13是表示分频电路20a的工作的定时图，示出从分频信号VFR是H电平、分频信号/VFR是L电平的状态迁移到分频信号VFR是L电平、分频信号/VFR是H电平的状态的工作(即，图13与上面示出的图8对应)。如在图8中说明的那样，在图7的分频电路20中，在时钟信号CLKYE变成H电平的时刻t14，节点N5进行从L电平迁移到H电平的工作。与此相对，在图13的分频电路20a中，因在时刻t12当起始信号STYE变成H电平时晶体管Q26导通，故在该时刻节点N5向H电平迁移。随之，节点N6～N10的电平也在时刻t12切换。除了该节点N5～N10的电平切换定时之外，其余和图7的分频电路20的工作相同，所以，这里省略其详细说明。<实施方式3>实施方式3也示出和图7不同的分频电路20的电路结构例。图14是表示实施方式3的分频电路20b的电路构成的图。在图14的分频电路20b中，设有缓冲器29以代替图7的晶体管Q1，进而设有缓冲器22a以代替图7的缓冲器22和晶体管Q9。除此之外的构成和图7一样。缓冲器29由用晶体管Q18a、Q19a构成的缓冲电路、连接在该缓冲电路和起始信号STYO的输入端子之间的晶体管Q1a、以及连接在该缓冲电路和低电位侧电源之间的晶体管Q1b构成。晶体管Q18a的栅极与晶体管Q18的栅极(节点N7)连接，晶体管Q19a的栅极与晶体管Q19的栅极(节点N6)连接。此外，晶体管Q1a、Q1b的栅极均与起始信号STYO的输入端子连接。因此，起始信号STYO变为H电平的期间，晶体管Q1a、Q1b导通，所以，缓冲器29向节点N1输出和缓冲器26的输出电平(节点N8的电平)相同的电平。此外，起始信号STYO为L电平的期间，晶体管Q1a、Q1b截止，所以，节点N1与节点N6和节点N7电隔离。即，缓冲器29进行和图7的晶体管Q1同样的工作。此外，缓冲器22a由用晶体管Q7a、Q8a构成的缓冲电路、连接在该缓冲电路和起始信号STYE的输入端子之间的晶体管Q9a、以及连接在该缓冲电路和低电位侧电源之间的晶体管Q9b构成。晶体管Q7a和图7的晶体管Q7一样，其栅极与节点N2连接，晶体管Q8a和图7的晶体管Q8一样，其栅极与节点N1连接。此外，晶体管Q9a、Q9b的栅极均与起始信号STYE的输入端子连接。因此，起始信号STYE变为H电平的期间，晶体管Q9a、Q9b导通，所以，缓冲器22a向节点N4输出节点N2的电平。此外，起始信号STYE为L电平的期间，晶体管Q9a、Q9b截止，所以，节点N4与节点N1和节点N2电隔离。即，该缓冲器29进行与图7的电路的缓冲器22和晶体管Q9同样的工作。由以上可知，图14的分频电路20b进行和图7的分频电路20同样的工作。此外，关于分频电路20的整个工作，因和实施方式1中说明的一样，故这里省略其说明。<实施方式4>在如上示出的图7的分频电路20中，例如，节点N5在分频电路20的工作周期的半个周期的期间是L电平。晶体管Q12的栅极输入时钟信号CLKYE，但是，在节点N5为L电平的期间，当晶体管Q12的栅极变成H电平时，该栅极相对源极(节点N5)正向偏置。相反，在节点N5为H电平的期间，当晶体管Q12的栅极变成L电平时，该栅极相对源极负向偏置。此外，当在整个工作周期内，晶体管Q12的栅极变成L电平时，该栅极相对漏极(VDD)负向偏置。通过上述栅极的正/负向偏置，晶体管Q12的阈值电压发生漂移，但通常，由正向偏置引起的漂移更容易发生，因此，晶体管Q12的阈值电压有可能向正向漂移(上升)。当晶体管Q12的阈值电压(Vth)上升时，节点N5的H电平的电位(VDD-Vth)下降，结果，存在分频信号VFR(节点N10)的H电平的电位下降的问题。同样，晶体管Q16的阈值电压(Vth)也有可能向正向漂移。这时，节点N7的H电平的电位(VDD-Vth)下降，存在分频信号/VFR(节点N9)的H电平的电位下降的问题。如上所述，在图7的分频电路20中，利用升压电容C1、C2分别补偿节点N7、N5的电平下降。若增大升压电容C1、C2的电容，则该补偿能力将提高，但是，相反，因该电容而使节点N7、N5的电平上升出现延迟，所以补偿有一定的限度。图15是实施方式4的分频电路20c的电路图，可以解决上述问题。在图15的分频电路20c中，设置电阻元件R1以代替图7的晶体管Q20，进而设置电阻元件R2以代替图7的晶体管Q22。即，电阻元件R1连接在高电位侧电源(VDD)和节点N9之间，和晶体管Q21一起构成输出缓冲器27，电阻元件R2连接在高电位侧电源和节点N10之间，和晶体管Q23一起构成输出缓冲器28。再有，分频电路20c的工作本身和实施方式1中说明的图7的分频电路20的工作大致相同，所以，这里省略其详细说明。在图15的分频电路20c中，分频信号VFR的H电平可以通过电阻元件R2来设定，所以，若晶体管Q23截止，则分频信号VFR(节点N10)的电平变成VDD。即，与图7的分频电路20的情况不同，分频信号VFR的电平不受节点N5的电平的影响，所以，即使晶体管Q12的阈值电压上升，也不会产生上述问题。同样，分频信号/VFR的H电平可以通过电阻元件R1来设定，所以，若晶体管Q21截止，则分频信号/VFR(节点N9)的电平变成VDD。即，与图7的分频电路20的情况不同，分频信号/VFR的电平不受节点N7的电平的影响，所以，即使晶体管Q16的阈值电压上升，也不会产生上述问题。结果，也没有必要设置补偿节点N5、N7的电平的升压电容C1、C2和作为箝位元件的晶体管Q24、Q25。再有，晶体管Q12的阈值电压的上升会引起节点N6的H电平的电位下降，同样，晶体管Q16的阈值电压的上升会引起节点N8的H电平的电位下降，所以，也会分别对晶体管Q21、Q23的导通工作产生影响。作为其对策，可以适当设定电阻元件R1、R2的电阻值和晶体管Q21、Q23的导通电阻值，以使晶体管Q21、Q23工作在非饱和区。这样一来，分频信号/VFR(节点N9)和分频信号VFR(节点N10)的L电平的电位的上升变成小到可以忽略的程度。通常，与a-SiTFT的制造工序并行形成具有特定电阻值的电阻元件很困难，所以，作为电阻元件R1、R2，可以使用分立电阻元件。此外，一般，因分立电阻元件便宜，故伴随采用图15的分频电路20c所引起的装置成本的上升很小，不会成为问题。再有，在本实施方式中，说明了代替图7的分频电路20的晶体管Q20、Q22而设置电阻元件R1、R2的构成，但是，很明显，在图12的分频电路20a和图14的分频电路20b中，也可以采用代替晶体管Q20、Q22而设置电阻元件R1、R2的构成，从而得到和上述同样的效果。<实施方式5>在实施方式5中，示出构成适用于本发明的显示装置的栅极驱动器(上述栅极驱动器11、12、13)的移位寄存器的具体例子。栅极驱动器由级联连接(串联连接)的多个移位寄存器电路构成(参照图17)，下面，将该各移位寄存器电路称作“单位移位寄存器”。为了说明方便，在开始说明本实施方式之前，简单说明现有的栅极驱动器中所使用的移位寄存器。图16是现有的栅极驱动器中所使用的单位移位寄存器SRA的电路图。该单位移位寄存器SRA全部由n沟道型a-SiTFT(下面称“晶体管”)构成，其具有输入端子IN、输出端子OUT、第1时钟端子A和第2时钟端子B。输出端子OUT相当于栅极驱动器的输出端子。在单位移位寄存器SRA中，用来向栅极线Gn输出驱动信号的输出级，由连接在输出端子OUT和第1时钟端子A之间的晶体管T1及连接在输出端子OUT和低电位侧电源(0)之间的输出下拉用晶体管T2构成。将晶体管T1的栅极节点定义为节点ND1，将晶体管T2的栅极节点定义为节点ND2。节点ND1和高电位侧电源(VDD)之间连接晶体管T3，节点ND1和低电位侧电源(0)之间连接晶体管T4。晶体管T3的栅极与输入端子IN连接，晶体管T4的栅极与节点ND2连接。节点ND2和高电位侧电源(VDD)之间连接有二极管连接的晶体管T5，节点ND2和低电位侧电源之间连接晶体管T6。晶体管T6的栅极与节点ND1连接。晶体管T7连接在节点ND1和低电位电源之间，其栅极与第2时钟端子B连接。此外，如图17所示，栅极驱动器GD通过串联连接多个单位移位寄存器SRA来构成。图17所示的单位移位寄存器SRA1、SRA2、…完全和图16的单位移位寄存器SRA相同。如图17所示，各单位移位寄存器SRA的输入端子IN与其前一级的单位移位寄存器SRA的输出端子OUT连接。但是，第1级的单位移位寄存器SRA的输入端子IN与驱动控制装置CTL连接，并被输入与图像信号的各帧期间的开头对应的起始信号ST。在图17的构成中，栅极驱动器GD使用驱动控制装置CTL输出的1相起始信号ST和2相时钟信号CLK、/CLK驱动。这时，时钟信号CLK、/CLK中的一方输入各单位移位寄存器SRA的第1时钟端子A，以使相邻的单位移位寄存器SRA中输入相互反转的时钟信号。此外，各单位移位寄存器SRA的第2时钟端子B与其下一级的单位移位寄存器SRA的输出端子OUT(下一级的栅极线Gn+1)连接。下面说明图16的单位移位寄存器的工作。为说明简单起见，对单位移位寄存器SRA的第1时钟端子A输入时钟信号CLK的情况进行说明。首先，在栅极线Gn处于非选择状态时，节点ND1是L电平，节点ND2是H电平，因此，晶体管T1截止，晶体管T2导通，所以，输出端子OUT(栅极线Gn)固定在L电平。当从该状态变成前级的单位移位寄存器SRA的输出端子OUT(前级的栅极线Gn-1)为H电平时，将其输入输入端子IN，晶体管T3导通。这时，节点ND2是L电平，所以，晶体管T4也导通，但是，晶体管T3的导通电阻设定得比晶体管T4的导通电阻足够低，节点ND1向H电平变化。结果，晶体管T1导通。当节点ND1变成H电平时，晶体管T6导通。晶体管T6的导通电阻设定得比晶体管T5的导通电阻足够低，节点ND2向L电平变化。结果，晶体管T2截止。这样，在晶体管T1导通、晶体管T2截止的状态下，输出端子OUT的电平跟随时钟信号CLK的电平变化。因此，在时钟信号CLK变为H电平的期间，输出端子OUT(栅极线Gn)也变成H电平，栅极线Gn被选中。当栅极线Gn变成H电平时，因下一级的单位移位寄存器SRA的输入端子IN变成H电平，故通过和上述同样的工作，下一级的单位移位寄存器SRA的晶体管T1导通、晶体管T2截止。而且当时钟信号/CLK变成H电平时，下一级的栅极线Gn+1变成H电平。因第2时钟端子B与下一级的栅极线Gn+1连接，故当下一级的栅极线Gn+1变成H电平时，晶体管T7导通，回到节点ND1为L电平、节点ND2为H电平的状态，即栅极线Gn回到非选择状态。以上工作如图17所示，按照串联连接的单位移位寄存器SRA1、SRA2、…的顺序进行。由此，输入到第1级的单位移位寄存器SRA1的输入端子IN的起始信号ST与时钟信号CLK、/CLK同步地进行移位，同时，依次传送给单位移位寄存器SRA2、SRA3、…。结果，栅极驱动器GD如图18所示的定时图那样，与时钟信号CLK、/CLK同步地依次使栅极线GL1、GL2、GL3、…成为H电平。这里，在图18的定时图的最下面示出第1级单位移位寄存器SRA1的节点ND2的电压波形。各栅极线在1帧期间仅被选中1次，所以，各单位移位寄存器SRA的节点ND2在该期间之外继续保持在H电平。即，晶体管T2和晶体管T4的栅极几乎在所有的期间都被持续偏置。因此，存在上述a-SiTFT的阈值电压漂移的问题。下面，对实施方式5的单位移位寄存器进行说明。图19是实施方式5的单位移位寄存器SRB的电路图，是构成适用于本发明的显示装置的栅极驱动器的电路。如该图所示，该单位移位寄存器SRB也全部由n沟道型a-SiTFT(以下称“晶体管”)构成。但是，除了输入端子IN、输出端子OUT、第1时钟端子A和第2时钟端子B之外，还具有分频信号VFR的输入端子S1(以下称“VFR端子S1”)和分频信号/VFR的输入端子S2(以下称“/VFR端子S2”)。输出端子OUT相当于栅极驱动器的输出端子。在单位移位寄存器SRB中，用来向栅极线Gn输出驱动信号的输出级，由连接在输出端子OUT和第1时钟端子A之间的晶体管T1、以及均连接在输出端子OUT和低电位侧电源之间的2个输出下拉用晶体管T2a、T2b构成。晶体管T2a、T2b相互并列连接。这里，将晶体管T1的栅极节点定义为节点ND1，将晶体管T2a的栅极节点定义为节点ND2a，将晶体管T2b的栅极节点定义为节点ND2b。节点ND1和高电位侧电源(VDD)之间连接有晶体管T3。此外，节点ND1和低电位侧电源之间连接有栅极与节点ND2a相连接的晶体管T4a和栅极与节点ND2b相连接的晶体管T4b。节点ND2a和VFR端子S1之间连接有二极管连接的晶体管T5a，节点ND2a和低电位侧电源之间连接有晶体管T6a。节点ND2b和/VFR端子S2之间连接有二极管连接的晶体管T5b，节点ND2b和低电位侧电源之间连接有晶体管T6b。晶体管T6a、T6b的栅极均与节点ND1连接。晶体管T7连接在节点ND1和低电位侧电源之间，其栅极与第2时钟端子B连接。节点ND2a和VFR端子S1之间连接有栅极与节点ND2b连接的晶体管T8a。此外，节点ND2b和/VFR端子S2之间连接有栅极与节点ND2a连接的晶体管T8b。下面，对该单位移位寄存器SRB的工作进行说明。考虑节点ND1通过晶体管T7被复位成L电平的状态(即，栅极线Gn的非选择状态)。这时，若设分频信号VFR是H电平、分频信号/VFR是L电平，则节点ND2a变成H电平，晶体管T8b导通。此外，因没有电流经晶体管T5b流入节点ND2b，故节点ND2b变成L电平(0)。因此，晶体管T2b和晶体管T4b的栅极未被偏置，成为休止状态。此外，晶体管T5b、T6b也因没有电源供给而不工作。即，在分频信号VFR是H电平、分频信号/VFR是L电平的期间，该单位移位寄存器SRB通过晶体管T1、T2a、T3、T4a、T5a、T6a、T7的组合，构成和图16所示的单位移位寄存器SRA等效的电路。相反，在分频信号VFR是L电平、分频信号/VFR是H电平的情况下，节点ND2b变成H电平，晶体管T8a导通。此外，因没有电流经晶体管T5a流入节点ND2a，故节点ND2a变成L电平(0)。因此这时，晶体管T2a和晶体管T4a的栅极未被偏置，成为休止状态。此外，晶体管T5a、T6a也不工作。即，在分频信号VFR是L电平、分频信号/VFR是H电平的期间，该单位移位寄存器SRB通过晶体管T1、T2b、T3、T4b、T5b、T6b、T7的组合，构成和图16所示的单位移位寄存器SRA等效的电路。因此，和图17一样，将多个单位移位寄存器SRB串联连接，构成栅极驱动器GD，由此，可以进行和图18同样的工作。而且，每当分频信号VFR、/VFR反转时(即每1帧期间)，使一对晶体管T2a、T4a和一对晶体管T2b、T4b交替处于休止状态，由此，可以防止它们的栅极被持续偏置。即，若通过由单位移位寄存器SRB构成的栅极驱动器GD，就可以防止因a-SiTFT的阈值漂移而引起的误工作，提高显示装置的可靠性。<实施方式6>以上实施方式是以使用能够应对栅极驱动器为1个和2个的任一种情况的驱动控制电路110作为前提的。但是，在通用的驱动控制电路中，大多数只能应对1个栅极驱动器的情况(只能输出1相起始信号STY和2相时钟信号CLKY、/CLKY)。若将两者进行比较，只能应对1个栅极驱动器的情况的电路因控制信号的输出电路少，当然价格便宜。因此，在本实施方式中，提出一种使用这样的驱动控制电路110来驱动分频电路20的方法。图20是表示实施方式6的显示装置的概略构成的方框图。如图20所示，本实施方式的显示装置具有m根栅极线G1、G2、…Gm，这些栅极线全部由1个栅极驱动器13驱动。从驱动控制电路110向栅极驱动器13输入1相起始信号STY和2相时钟信号CLKY、/CLKY。此外，这些信号还被输入到分频电路20。栅极驱动器13由级联连接的多个单位移位寄存器构成。和上述实施方式一样，这些单位移位寄存器采用根据分频信号VFR、/VFR对2个输出下拉用的a-SiTFT进行交替切换的方式(例如，图19的单位移位寄存器SRB)。栅极驱动器13驱动的栅极线是m根，但是，本实施方式的栅极驱动器13除了具有驱动这m根栅极线的m个单位移位寄存器之外，在其最后一级(第m级)的下一级还具有单位移位寄存器SRm+1。该单位移位寄存器SRm+1虽然可以像图19那样具有2个输出下拉用的a-SiTFT，但也可以像图16那样使用现有的单位移位寄存器。单位移位寄存器SRm+1接续最后一级的单位移位寄存器输出信号。该信号并不是驱动栅极线的信号，但下面为说明方便，称其为“驱动信号GSm+1”。此外，栅极驱动器13进而在单位移位寄存器SRm+1的下一级具有虚拟单位移位寄存器SRD。单位移位寄存器SRD接续单位移位寄存器SRm+1输出信号，该信号用来使单位移位寄存器SRm+1复位(若是图19的例子，使晶体管T7导通，节点ND1为L电平)。再有，相当于图20的单位移位寄存器SRD的、使级联连接的最后一级单位移位寄存器复位的虚拟单位移位寄存器通常也设置在图1、图4和图10所示的栅极驱动器101、102、11、12、13等之中，这些在图中都被省略了。在本实施方式中，作为分频电路20，也可以使用图7、图12、图14和图15中所示的电路。即，对这些各图中的分频电路20，可以输入起始信号STY以代替起始信号STYO，输入驱动信号GSm+1以代替起始信号STYE，输入时钟信号CLKY以代替时钟信号CLKYE，输入时钟信号/CLKY以代替时钟信号/CLKYO。图21示出这时的分频电路20的工作波形。驱动信号GSm+1和驱动信号GSm+2均具有1帧期间的周期，而且是相位相互不同的一组信号，所以，根据使用图5说明的理论，分频电路20输出的分频信号VFR、/VFR分别在每当驱动信号GSm+1被激活(变成H电平)时重复进行电平的反转。即，根据图20的构成，分频信号VFR、/VFR具有1帧期间的周期(即，对起始信号STY进行1/2分频后的周期)。因此，可以将该分频信号VFR、/VFR作为用来按各帧切换栅极驱动器13的各单位移位寄存器所具有的2个输出下拉用a-SiTFT的切换信号使用。这样，根据本实施方式，即使驱动控制电路110只能输出1个栅极驱动器时所使用的1相起始信号STY和2相时钟信号CLKY、/CLKY，也可以生成切换信号(分频信号VFR、/VFR)。因此，可以进一步削减本发明中的成本。在本实施方式中，将构成栅极驱动器13的多个单位移位寄存器中、和驱动像素的单位移位寄存器不同的单位移位寄存器SRm+1的输出信号(驱动信号GSm+1)用来驱动分频电路20。但是，因为可以使用和起始信号STY的相位不同的任意信号取代该驱动信号GSm+1来驱动分频电路20，所以，例如，可以将驱动栅极线的规定的单位移位寄存器的输出信号兼用于为分频电路20的驱动。这样一来，具有不必设置单位移位寄存器SRm+1的优点。但是，因进行分频电路20的驱动的单位移位寄存器的负载增大，故应该注意随之而来的其驱动的栅极线的驱动速度变慢的缺点。<实施方式7>如前所述，作为实施方式6的分频电路20，可以使用图7、图12、图14和图15中所示的电路。但是，这时会带来下面的问题。例如，考虑将图7的分频电路20用于实施方式6的情况。这时，起始信号STY被输入分频电路20的晶体管Q1的栅极，驱动信号GSm+1被输入晶体管Q9的栅极。起始信号STY与图像信号的各帧期间的先头对应，另一方面，驱动信号GSm+1的激活是在第m根栅极线Gm的激活之后，所以，在起始信号STY激活的定时和驱动信号GSm+1激活的定时之间空出1帧期间的间隔。因此，晶体管Q1导通的定时和晶体管Q9导通的定时之间的间隔、即图7的节点N1～N3的电平变化的定时和节点N4～N10的电平变化的定时之间的时间长度成为1帧期间的长度。因此，即使因起始信号STY而使晶体管Q1导通、节点N1从H电平变成L电平，分频信号VFR(节点N10)也不会立即变成L电平，在其后的1帧期间内保持H电平不变。因此，这期间晶体管Q2、Q3双方都导通，所以，流过贯通电流，使功耗增大。此外，这期间分频信号/VFR(节点9)是L电平，所以，晶体管Q4、Q5双方都截止，应是H电平的节点N2的电位因晶体管Q5的漏电流而下降，有可能产生误工作。相反，当利用起始信号STY使节点N1从L电平变化到H电平时，然后，在1帧期间，分频信号VFR(节点N10)保持L电平不变，其间，晶体管Q2、Q3两者都截止，所以，可能因晶体管Q3的漏电流而使节点N1的电位下降。其间，因分频信号/VFR(节点N9)是H电平，故晶体管Q4、Q5两者都导通，流过贯通电流。这一问题在图12、图14和图15的电路中同样会发生。这样，当使用图7、图12、图14和图15的电路作为实施方式6(图20)的分频电路20时，会带来功耗增大和因漏电流引起的误工作的问题。因此，在实施方式7中，提出适用于实施方式6的显示装置的分频电路20。图22是表示实施方式7的分频电路20d的电路构成的图。在该图中，因对和图7所示的电路具有相同功能的要素添加同一符号，故下面主要说明和图7不同的构成部分。如图22所示，起始信号STY被输入晶体管Q1的栅极，驱动信号GSm+1被输入晶体管Q9的栅极。再有，在本实施方式中，起始信号STY以和时钟信号/CLKY同步的定时被激活(即，栅极线G1与时钟信号CLKY同步地被激活)，驱动信号GSm+1与时钟信号CLKY同步地被激活(即，栅极线Gm与时钟信号/CLKY同步地被激活)。该分频电路20d的特征在于具有与缓冲器22的输出节点连接的变换器30。该变换器30是图5所示的分频电路的基本构成中未包含的要素，不直接影响分频电路20d的逻辑工作。变换器30由晶体管Q27和晶体管Q28构成，向节点N11输出使缓冲器22的输出反转后的信号。在图7中，晶体管Q2的栅极与作为分频信号VFR的输出端子的节点N10连接，但在本实施方式中与该节点N11连接。锁存变换器21的晶体管Q4的栅极和变换器30的晶体管Q27的栅极连接在时钟信号/CLK的输入端子上。此外，锁存变换器23的晶体管Q12的栅极和变换器25的晶体管Q16的栅极连接在时钟信号CLKY的输入端子上。进而，锁存变换器23的晶体管Q10的栅极连接在变换器25的输出节点(节点N7)上。时钟信号CLKY的输入端子和节点N2(锁存变换器21的输出节点)之间连接有升压电容C3，时钟信号CLKY的输入端子和节点N11(变换器30的输出节点)之间连接有升压电容C4。此外，在节点N2(升压电容C3的一端)和高电位侧电源(VDD)之间连接有二极管连接的晶体管Q29，同样，在节点N11(升压电容C4的一端)和高电位侧电源(VDD)之间连接有二极管连接的晶体管Q30。这些晶体管Q29、Q30是将通过升压电容C3、C4升压后的节点N2、N11的电平分别固定在VDD+Vth(VDD电源电压，Vtha-SiTFT的阈值电压)的箝位元件。晶体管Q29、Q30通过不使晶体管Q2、Q3、Q7的栅极电压超过VDD+Vth来抑制各晶体管的阈值电压的漂移。图23是用来说明实施方式7的分频电路20d的工作的定时图。下面，参照该图详细说明分频电路20d的工作。这里，假定刚好在时刻t30之前，分频电路VFR(节点N10)是L电平，分频信号/VFR(节点N9)是H电平。这时，节点N8是H电平(VDD)，节点N1是L电平(0)。为说明方便起见，首先，说明节点N1～N3、N11的电平变化。在时刻t30，当和时钟信号/CLKY变成H电平的同时起始信号STY变成H电平(VDD)时，晶体管Q1导通，向节点N1传送节点N8的H电平。由此，节点N1的电平变成比节点N8的电平下降相当于晶体管Q1的阈值电压(Vth)大小的VDD-Vth。当节点N1变成H电平时，晶体管Q5导通。这时，因时钟信号/CLKY变成H电平故晶体管Q4导通，但是，因该晶体管Q4的导通电阻设定得比晶体管Q5的导通电阻足够高，故节点N2变成L电平。即，节点N2的电平变成比低电位侧电源电位(0)高出由晶体管Q4和晶体管Q5的导通电阻比决定的电压ΔV1(参照图23)的L电平。这样，当节点N1是H电平、节点N2是L电平时，晶体管Q7、Q3截止，晶体管Q8导通。因此，节点N3变成L电平(0)，晶体管Q28相应截止。这时，因时钟信号/CLKY是H电平，故晶体管Q27导通，节点N11变成H电平(VDD-Vth)，晶体管Q2导通。结果，通过构成触发器(锁存器)的晶体管Q2～Q4，使节点N1、N2分别保持在H电平和L电平上。接着，在时刻t31，当起始信号STY和时钟信号/CLKY回到L电平时，晶体管Q1截止，节点N8和节点N1分离。但因晶体管Q3截止故节点N1的电平保持VDD-Vth不变。此外，因晶体管Q4截止，故节点N2没有电压ΔV1部分的上升，电位变成0V。节点N3的电平不变，维持L电平。此外，虽然晶体管Q27截止，但因晶体管Q28也截止，故节点N11被其寄生电容保持，变成浮置状态下的H电平(VDD-Vth)。在时刻t32，当时钟信号CLKY变成H电平时，节点N11通过升压电容C4的电容耦合而升压。但是，因作为箝位元件的晶体管Q30的作用，节点N11的电平被固定在VDD+Vth上。结果，晶体管Q2工作在非饱和区(非饱和工作)，节点N1的H电平的电位上升到VDD。同样，节点N2通过升压电容C34的电容耦合而升压，晶体管Q5导通，故该上升只是一点点(图23所示的ΔV2)，此外，当时钟信号CLKY完全上升时，便返回0V。即，节点N2维持在L电平，所以，节点N3维持L电平(0)。在时刻t33，当时钟信号CLKY变成L电平时，节点N11通过升压电容C4的电容耦合而下降特定的电压ΔV3，晶体管Q2截止。但是，节点N1的电平通过附属于该节点N1的寄生电容得以保持，因此节点N1的电平维持VDD。节点N2也因升压电容C3的电容耦合而下降特定的电压ΔV4，但是，这里，因晶体管Q5导通，故当时钟信号CLKY完全下降时返回到0V。即，因节点N2维持在L电平，故节点N3维持L电平(0)。接着，在时刻t34，当时钟信号/CLKY再次变成H电平时，晶体管Q4导通，所以，节点N2变成比低电位侧电源电位(0)高出电压ΔV1的状态，但仍然维持L电平。此外，晶体管Q27也导通，节点N11的电平变成VDD-Vth。接着，在时刻t35，当时钟信号/CLKY回到H电平时，晶体管Q4截止，所以，节点N2没有电压ΔV1部分的上升，电位变成0V。此外，晶体管Q27也截止，节点N11变成浮置状态下的H电平(VDD-Vth)。此后，在起始信号STY再次被激活之前的期间，在节点N1～N3、N11上，每当时钟信号CLKY、/CLKY输入时，重复执行上述时刻t32～t35的工作。即，在此期间，节点N1～N3、N11维持其逻辑值(H电平或L电平)。另一方面，在节点N4～N10上，时刻t30～t35之间的逻辑值(H电平或L电平)不发生变化。如上所述，刚好在时刻t30之前，节点N10是L电平，节点N8、N9是H电平，但如图23所示，这时，节点N4、N7是H电平，节点N5、N6是L电平。在时钟信号/CLKY变成H电平的时刻t30，变成浮置的H电平的节点N7，通过升压电容C1的电容耦合而升压(因作为箝位元件的晶体管Q24的作用而变成VDD+Vth的电平)，晶体管Q10进行非饱和工作，节点N4被维持在H电平(VDD)。此外，L电平(0)的节点N5通过升压电容C2的电容耦合而升压，因晶体管Q13导通，故该上升只是一点点(图23所示的ΔV5)，当时钟信号/CLKY完全上升时，便返回0V。因此，因维持晶体管Q14截止、晶体管Q15导通，故节点N6保持L电平(0)。因此，晶体管Q19、Q21保持在截止，此外节点N7的电平变成VDD+Vth，所以，晶体管Q18、Q20导通，节点N8、N9维持在H电平(VDD)。此外，因这时晶体管Q22截止、晶体管Q23导通，故节点N10也维持在L电平(0)。此外，在时钟信号/CLKY回到L电平的时刻t31，节点N7的电平因升压电容C1的电容耦合而从VDD+Vth下降规定的电压ΔV6，晶体管Q10截止，但是，节点N4的电平(VDD)被附属于该节点N4的寄生电容保持。同样，虽然晶体管Q18、Q20也截止，但节点N8、N9的电平通过附属于这些节点的寄生电容的作用而分别保持在VDD。此外，节点N5的电平因升压电容C2的电容耦合而向负方向变化规定的电压ΔV7，但是，因晶体管Q13导通，故当时钟信号/CLKY完全下降时便回到0V。这样，因节点N5维持L电平、节点N8维持H电平，故节点N10维持在L电平(0)。在时钟信号CLKY变成H电平的时刻t32，因晶体管Q12导通，故节点N5变成比低电位侧电源电位(0)高出由晶体管Q12和晶体管Q13的导通电阻比决定的电压ΔV8的状态，但仍然维持在L电平。此外，晶体管Q16也导通，节点N7的电平回到VDD-Vth。该节点N5、N7的动作不会使节点N4、N8～N10的电平发生变化。接着，在时钟信号CLKY回到L电平的时刻t33，因晶体管Q12截止，故节点N5没有电压ΔV8部分的上升，电位变成0V。此外，晶体管Q16也截止，节点N7变成浮置状态下的H电平(VDD-Vth)。该节点N5、N7的动作也不会使节点N4、N8～N10的电平发生变化。在时刻t34之后，在驱动信号GSm+1被激活之前的期间，每当时钟信号CLKY、/CLKY输入时，节点N4～N10反复执行上述时刻t30～t33的工作。即，在该期间节点N4～N10的逻辑值(H电平或L电平)得以维持。接着，在从上述时刻t30到经过1帧期间之后的时刻t40，驱动信号GSm+1变成H电平(VDD)。下面，对这时分频电路20d的工作进行说明。如前所述，节点N1～N3、N11在下一个起始信号STY被激活之前，反复执行时刻t32～t35的工作，所以，节点N1～N3、N11的逻辑值(H电平或L电平)得以维持。另一方面，在时刻t40之后，节点N4～N10进行下述工作。当在时刻t40驱动信号GSm+1变成H电平时，晶体管Q9导通，向节点N4传送节点N3的L电平，晶体管Q13、Q15导通。这时，因时钟信号CLKY变成H电平，故晶体管Q12、Q16导通。因此，节点N5变成H电平(VDD-Vth)，晶体管Q11导通。同时，晶体管Q14导通，节点N6变成H电平(VDD-2×Vth)。这时，晶体管Q16、Q17都处于导通状态，但晶体管Q16的导通电阻设定得比晶体管Q17的导通电阻足够大，节点N7变成L电平。即，这时的节点N7变成比低压侧电源电位VSS(0)高出由晶体管Q16、Q17的导通电阻比决定的规定电压ΔV9的状态的L电平。结果，因晶体管Q10截止，故节点N4、N5通过构成触发器(锁存器)的晶体管Q10～Q13分别保持在L电平(0)和H电平(VDD-Vth)上。进而，因节点N6是H电平、节点N7是L电平，故晶体管Q19导通，晶体管Q18截止，节点N8变成L电平。同样，因晶体管Q21导通，晶体管Q20截止，故节点N9(/VFR)也变成L电平。此外，因节点N5是H电平、节点N8是L电平，故晶体管Q22导通，晶体管Q23截止，节点N10(VFR)变成H电平(VDD-2×Vth)。接着，在时刻t41，当驱动信号GSm+1和时钟信号CLKY分别变成L电平(0)时，因晶体管Q16截止，故节点N7没有电压ΔV9部分的上升，电位变成0V。再有，这时，节点N4～N6、N8～N10的电平不变。接着，在时刻t42，当时钟信号/CLKY变成H电平时，节点N5的电平通过升压电容C2的电容耦合从VDD-Vth开始上升。这时，因作为箝位元件的晶体管Q25的作用，节点N5的电平被固定在VDD+Vth上。结果，晶体管Q14、Q22进行非饱和工作，节点N6和节点N10(VFR)的电平分别变成VDD。同样，节点N7通过升压电容C1的电容耦合而升压，晶体管Q17导通，故该上升只是一点点(图23所示的ΔV10)，此外，当时钟信号/CLKY完全上升时，便返回0V。这样，节点N7维持在L电平，所以，晶体管Q10、Q18、Q20维持截止，节点N4、N8、N9的L电平(0)得以维持。在时刻t43，当时钟信号/CLKY变成L电平时，节点N5的电平因升压电容C2的电容耦合而从VDD+Vth下降规定的电压ΔV11。由此，晶体管Q14、N22截止，但是，节点N6、N10的电平(VDD)通过附属于各节点的寄生电容得以保持，都保持在H电平。另一方面，节点N7的电平因升压电容C1的电容耦合而向负方向变化规定的电压ΔV12，但是，当时钟信号/CLKY完全下降时便返回到0V。这样，因节点N6维持在H电平、节点N7维持在L电平，故节点N9维持在L电平(0)。接着，在时刻t44，当时钟信号CLKY再次变成H电平时，晶体管Q12导通，节点N5的电平回到VDD-Vth。此外，晶体管Q16也导通，节点N7变成比低电位侧电源电位(0)高出电压ΔV9的状态，但仍然维持在L电平。这时，节点N4、N8～N10的电平不发生变化。而且，在时刻t45，当时钟信号CLKY回到L电平时，晶体管Q12截止，所以，节点N5变成浮置状态下的H电平(VDD-Vth)。此外，晶体管Q16也截止，节点N7没有电压ΔV9部分的上升，电位变成0V。这时，节点N4、N8～N10的电平不发生变化。此后，在驱动信号GSm+1再次被激活之前的期间，在节点N4～N10上，每当时钟信号CLKY、/CLKY被输入时，重复执行上述时刻t42～t45的工作。即，在此期间，节点N4～N10维持其逻辑值(H电平或L电平)。其次，当起始信号STY变成H电平时，节点N8的电平变成L电平(0)，所以，缓冲器22d变成和图23中的时刻t30～t35所示的波形和电平相反的工作。因此，进而在该1帧期间之后，当驱动信号GSm+1变成H电平时，变成和图23中的时刻t40～t45所示的波形和电平相反的工作。即，每当驱动信号GSm+1被激活时，分频电路20d便使分频信号VFR、/VFR分别反转。因此，分频信号VFR、/VFR具有1帧期间的周期。由以上工作可知，在本实施方式的分频电路20d中，例如，当节点N1从L电平变成H电平时，大致与此同时，晶体管Q2导通，晶体管Q4截止。相反，当节点N1从H电平变成L电平时，大致与此同时，晶体管Q2截止，晶体管Q4导通。因此，随之出现当使用图7、图12、图14和图15的电路作为实施方式6(图20)的分频电路20时产生的、功耗增大和因漏电流引起的误工作的问题。此外，因本实施方式的分频电路20d的基本工作和利用图5说明的工作相同，故该分频电路20d也可以适用于图4和图10的显示装置。进而，因图22的分频电路20d具有用来与时钟信号CLKY对应分别使节点N2、N11升压的升压电容C3、C4，故在各节点N1、N3充电时可以使晶体管Q2、Q7工作在非饱和区，可以使这些节点N1、N3的H电平上升到VDD。特别是，晶体管Q2、Q4的栅极被输入时钟信号/CLKY而反复变成H电平，所以，其阈值电压容易漂移。因此，有可能使晶体管Q2、Q4的驱动能力下降从而使节点N1、N2的H电平的电位下降。但是，通过上述升压电容C3、C4的作用，可以解决这一问题。此外，当升压电容C3、C4使节点N2、N11升压时，利用作为箝位元件的晶体管Q29、Q30的作用，可以防止该节点N2、N11的电平超过VDD+Vth。因此，利用该升压工作可以防止晶体管Q2、Q4的阈值电压漂移的增大。再有，在本实施方式的分频电路20d的驱动中，也使用和驱动像素的单位移位寄存器不同的、另外设置的单位移位寄存器SRm+1的输出信号(驱动信号GSm+1)用于分频电路20的驱动，但是，也可以兼用驱动栅极线的规定的单位移位寄存器的输出信号来驱动分频电路20。这一来，具有无需设置单位移位寄存器SRm+1的优点。但是，因进行分频电路20的驱动的单位移位寄存器的负载增大，故应注意会带来使其驱动的栅极线的驱动速度变慢的缺点。<实施方式8>图24是表示实施方式8的显示装置的概略构成的方框图。和实施方式6(图20)一样，本实施方式的显示装置也具备m根栅极线G1、G2、…Gm，它们全由一个栅极驱动器13驱动。但是，在本实施方式中，进而在最末级(第m级)的后面设置2级的单位移位寄存器SRm+1、SRm+2。虽然该两者的信号都不是驱动栅极线的信号，但是，为了方便说明，分别将它们称作“驱动信号GSm+1”和“驱动信号GSm+2”。此外，在单位移位寄存器SRm+2的下一级设置用来使该单位移位寄存器SRm+2复位的虚拟单位移位寄存器SRD。在本实施方式中，使用这些驱动信号GSm+1和驱动信号GSm+2驱动分频电路20。即，对实施方式6，将输入分频电路20的起始信号STY置换成驱动信号GSm+2。驱动信号GSm+1和驱动信号GSm+2都具有1帧期间的周期，而且，是相位互不相同的一组信号。因此，在本实施方式中，通过使用图5说明的理论，分频电路20也可以生成具有1帧期间周期的分频信号VFR、/VFR。图25示出该工作波形。分频电路20输出的分频信号VFR、/VFR分别在每当驱动信号GSm+1被激活时反复电平的反转。再有，在图24的构成中，例如，当使用图7的电路作为分频电路20时，向晶体管Q1的栅极输入驱动信号GSm+2，向晶体管Q9的栅极输入驱动信号GSm+1。因驱动信号GSm+2是在驱动信号GSm+1的后面被激活的信号，故换言之，驱动信号GSm+2激活之后到驱动信号GSm+1激活之前的期间空出1帧期间的间隔。因此，存在在实施方式7的开头已说明过的功耗增大和因漏电流引起的误工作的问题。因此，在本实施方式中，也最好使用实施方式7(图22)的分频电路20d。但是，在本实施方式中，也可以将驱动信号GSm+1和驱动信号GSm+2交换后再输入分频电路20。即，例如，在图7的分频电路20中，也可以向晶体管Q1的栅极输入驱动信号GSm+1，向晶体管Q9的栅极输入驱动信号GSm+2。这时，因晶体管Q9刚好在晶体管Q1导通之后导通，故不存在上述问题。因此，也可以使用图7、图12、图14、图15和图22中的任一种分频电路。此外，在本实施方式中，也可以代替驱动信号GSm+1、驱动信号GSm+2的组，而将驱动栅极线的规定的2个单位移位寄存器的输出信号兼用于驱动分频电路20。这一来，具有无需设置单位移位寄存器SRm+1、SRm+2的优点。但是，因进行分频电路20的驱动的单位移位寄存器的负载增大，故应注意会带来使其驱动的栅极线的驱动速度变慢的缺点。权利要求1.一种显示装置，具备绝缘衬底、配设在上述绝缘衬底上的多个像素、驱动上述像素的栅极驱动器、向上述栅极驱动器输出规定的控制信号的驱动控制电路和对信号频率进行分频的分频电路，其特征在于，上述像素、上述栅极驱动器和上述分频电路使用在上述绝缘衬底上形成的薄膜晶体管(TFT)构成，上述驱动控制电路输出的上述控制信号包含与图像信号的帧期间的开始相对应的起始信号，上述分频电路生成具有将上述起始信号分频后的周期的分频信号。2.权利要求1记载的显示装置，其特征在于，上述像素、上述栅极驱动器和上述分频电路中使用的TFT都是同一导电类型的。3.权利要求1记载的显示装置，其特征在于，上述起始信号包含周期相同、相位互不相同的第1和第2起始信号，上述分频电路具备第1、第2和第3变换器，上述第1变换器接受上述第3变换器的输出，与上述第1起始信号同步地使上述第3变换器的输出反转，上述第2变换器接受上述第1变换器的输出，与上述第2起始信号同步地使上述第1变换器的输出反转，上述第3变换器接受上述第2变换器的输出，使上述第2变换器的输出反转。4.权利要求1记载的显示装置，其特征在于，上述栅极驱动器由级联连接的多个移位寄存器构成，上述分频电路具备第1、第2和第3变换器，上述第1变换器接受上述第3变换器的输出，与上述起始信号同步地使上述第3变换器的输出反转，上述第2变换器接受上述第1变换器的输出，与上述多个移位寄存器中的规定的1个移位寄存器的输出信号同步地使上述第1变换器的输出反转，上述第3变换器接受上述第2变换器的输出，使上述第2变换器的输出反转。5.权利要求4记载的显示装置，其特征在于，上述规定的1个移位寄存器是上述多个移位寄存器中不用于上述像素的驱动的移位寄存器。6.权利要求1记载的显示装置，其特征在于，上述栅极驱动器由级联连接的多个移位寄存器构成，上述分频电路具备第1、第2和第3变换器，上述第1变换器接受上述第3变换器的输出，与上述多个移位寄存器中的第1移位寄存器的输出信号同步地使上述第3变换器的输出反转，上述第2变换器接受上述第1变换器的输出，与上述多个移位寄存器中的第2移位寄存器的输出信号同步地使上述第1变换器的输出反转，上述第3变换器接受上述第2变换器的输出，使上述第2变换器的输出反转。7.权利要求6记载的显示装置，其特征在于，上述第1和第2移位寄存器是上述多个移位寄存器中不用于上述像素的驱动的移位寄存器。8.权利要求3至7中任何一项记载的显示装置，其特征在于，上述分频电路具备第1和第2保持电路，使上述第1和第2变换器保持其输出电平。9.权利要求8记载的显示装置，其特征在于，上述驱动控制电路输出的上述控制信号包含周期比上述图像信号的帧期间短的时钟信号，上述第1和第2保持电路分别是通过保持上述第1和第2变换器的输入电平来使其输出电平保持的第1和第2锁存电路，上述第1和第2锁存电路的至少一方具备作为负载的第1TFT，该第1TFT是连接在对应的变换器的输入节点和高电位侧电源之间的TFT，上述分频电路还具备第1电容元件，一端与上述第1TFT的栅极连接，另一端输入上述时钟信号。10.权利要求9记载的显示装置，其特征在于，上述分频电路还具备第1箝位元件，使得上述第1TFT的栅极电位不超过特定的值。11.权利要求10记载的显示装置，其特征在于，上述第1箝位元件是连接在上述第1TFT的栅极和上述高电位侧电源之间并二极管连接的TFT。12.权利要求3至7中任何一项记载的显示装置，其特征在于，上述驱动控制电路输出的上述控制信号包含周期比上述图像信号的帧期间短的时钟信号，上述分频电路还具备第2电容元件，一端与上述第1至第3变换器中的任何一个的输出节点连接，其另一端输入上述时钟信号。13.权利要求12记载的显示装置，其特征在于，上述分频电路还具备第2箝位元件，使得上述第2电容元件的上述一端的电位不超过特定的值。14.权利要求13记载的显示装置，其特征在于，上述第2箝位元件是连接在上述第2电容元件的上述一端和上述高电位侧电源之间并二极管连接的TFT。15.权利要求1至7中任何一项记载的显示装置，其特征在于，上述分频电路构成为每当使上述分频信号的电平反转时，该分频电路内的所有TFT的栅极的电平就反转。16.权利要求1至7中任何一项记载的显示装置，其特征在于，上述驱动控制电路输出的上述控制信号包含周期比上述图像信号的帧期间短的时钟信号，上述分频电路还具备第2TFT，是连接在上述分频信号的输出节点与高电位侧电源之间的TFT；以及第3电容元件，一端与上述第2TFT的栅极连接，另一端输入上述时钟信号。17.权利要求16记载的显示装置，其特征在于，上述分频电路还具备第3箝位元件，使得上述第2TFT的栅极的电位不超过特定的值。18.权利要求17记载的显示装置，其特征在于，上述第3箝位元件是连接在上述第2TFT的栅极与上述高电位侧电源之间并二极管连接的TFT。19.权利要求1至7中任何一项记载的显示装置，其特征在于，上述驱动控制电路输出的上述控制信号包含周期比上述图像信号的帧期间短的时钟信号，上述分频电路还具备电阻元件，连接在上述分频信号的输出节点与高电位侧电源之间。20.权利要求1至7中任何一项记载的显示装置，其特征在于，上述栅极驱动器具备第3和第4TFT，是在该栅极驱动器的输出端子与低电位侧电源之间相互并联连接的2个TFT，上述第3和第4TFT成为根据上述分频电路输出的上述分频信号而交替休止的状态。21.权利要求1至7中任何一项记载的显示装置，其特征在于，构成上述像素的显示元件是液晶元件。22.权利要求1至7中任何一项记载的显示装置，其特征在于，构成上述像素的显示元件是场致发光元件。全文摘要本发明提供一种显示装置，其使用通用的驱动控制电路，可以防止栅极驱动器的a－SiTFT的阈值电压的变动。显示装置具备驱动像素PX的栅极驱动器、向栅极驱动器输出规定的控制信号的驱动控制电路和分频电路。像素、栅极驱动器和分频电路使用在绝缘衬底上形成的非晶硅薄膜晶体管(a－SiTFT)构成。驱动控制电路输出的控制信号包含与图像信号的帧期间的开始相对应的起始信号，分频电路生成具有将起始信号分频后的周期的分频信号。文档编号G09G3/30GK1945671SQ200610142139公开日2007年4月11日申请日期2006年10月8日优先权日2005年10月4日发明者飞田洋一申请人:三菱电机株式会社