专利名称：具有级联数据线驱动器段的数据线驱动器的利记博彩app
技术领域：
本发明涉及诸如液晶显示(LCD)装置或有机电致发光(EL)显示装置之类的平板型显示装置中的数据线驱动器。
背景技术：
在包括具有数据线(或信号线)、扫描线(或栅极线)以及每一个都位于数据线与扫描线之间的交点处的单元的面板的平板型显示装置中，提供了用于驱动数据线的数据线驱动器以及用于驱动扫描线的扫描线驱动器。
一般地，数据线驱动器具有多个解码器或数字/模拟(D/A)转换器，其中每一个用于一个视频信号或一条数据线。在这种情形中，等级(gradation)电压越多，数字视频信号的连接数目就越多。例如，如果需要262144(＝64×64×64)个等级电压，三个数字彩色视频信号的连接数为6，因此在非点反转类型LCD装置的每个D/A转换器中需要26个连接，并且在点反转类型LCD装置的每个D/A转换器中需要26×2个连接。因此，为了减小数据线驱动器的尺寸，减少D/A转换器的数目是绝对必要的。
现有技术的数据线驱动器由多个具有N/M级的n位移位寄存器(其中n是一个视频信号的位数，N是数据线的数目，并且M是移位寄存器的数目)以及多个D/A转换器(其中每一个连接到一个移位寄存器)构成(见JP-A-3-121415)。结果，可以减少D/A转换器的数目，以减小数据线驱动器的尺寸。稍后将对此进行详细解释。
然而，如果上述现有技术的D/A转换器应用于包括级联数据线驱动器段的数据线驱动器，则与D/A转换器周期相对应的采样周期没有这么长。
发明内容
本发明的目的是提供一种包括级联数据线驱动器段的数据线驱动器，其具有与D/A转换周期相对应的长采样周期，以改进显示质量。
根据本发明，在包括级联的M(M＝2，3，…)个数据线驱动器段用于驱动显示装置的N(N＝2，3，…)条数据线的数据线驱动器中，每个数据线驱动器段由如下部分构成数字信号接收和保持部分，适于与第一时钟信号相同步地接收并保持N/M个数字视频信号；数字/模拟转换器，适于与第二时钟信号相同步地对所述N/M个数字视频信号执行数字/模拟转换以生成N/M个模拟视频信号，其中所述第二时钟信号的速率小于所述第一时钟信号的速率；和模拟信号接收和保持部分，适于接收并保持所述N/M个模拟视频信号。
通过下面参考附图的描述，与现有技术相比较，将更清楚地理解本发明，其中图1是图示第一现有LCD装置的电路框图；图2是图1的数据线驱动器的详细电路框图；图3是用于解释图2的数据线驱动器的操作的时序图；图4是图3的时序图中详细的局部时序图；图5是图示了第二现有LCD装置的电路框图；图6是用于解释图5的数据线驱动器的操作的时序图；图7是图示了根据本发明的数据线驱动器的第一实施例的一个数据线驱动器段的电路框图；图8是图7的数据线驱动器段的详细电路框图；图9是用于解释图7的数据线驱动器的操作的时序图；图10是用于解释图9的数据线驱动器的效果的时序图；图11是图示了根据本发明的数据线驱动器的第二实施例的一个数据线驱动器段的电路框图；图12是图11的数据线驱动器段的详细电路框图；
图13是用于解释图11的数据线驱动器的操作的时序图；图14是用于解释图13的数据线驱动器的效果的时序图；图15是图示了根据本发明的数据线驱动器的第三实施例的一个数据线驱动器段的电路框图；图16是图15的数据线驱动器段的详细电路框图；图17是用于解释图15的数据线驱动器的操作的时序图；图18是用于解释图17的数据线驱动器的效果的时序图。
具体实施例方式
在描述优选实施例之前，将参考图1、2、3、4、5和6解释现有LCD装置。
图1图示了第一现有LCD装置(JP-3-121415的图1至3)，其中标号1表示具有1024×1028像素的LCD面板，每个像素由三个彩色点构成，即，R(红)、G(绿)和B(蓝)。因此，LCD面板1包括2359296个点，这些点位于3072(＝1024×3)条数据线(或信号线)DLi和768条扫描线(或栅极线)SLj处。一个点由一个薄膜晶体管Q和一个液晶单元C组成。例如，如果一个点由64个等级电压代表，则一个像素由262144(＝64×64×64)种色彩代表。这种LCD面板称作扩展图像阵列(XGA)。注意，LCD面板1在超级扩展图形阵列(SXGA)中包括3932166(＝1280×3×1024)个点，并且在极速扩展图形阵列(UXGA)中包括5760000(＝1600×3×1200)个点。
控制器4从外部接收色彩信号R、G和B、水平同步信号HSYNC以及垂直同步信号VSYNC，以生成数据线驱动器2的水平开始信号HST、水平时钟信号HCK、视频数据信号DR、DG和DB、输出使能信号OE、以及栅极线驱动器3的垂直开始信号VST和垂直时钟信号VCK。
图2是图1的数据线驱动器2的详细电路框图，其中数据线驱动器2由移位寄存器电路21构成，移位寄存器电路21用于接收水平开始信号HST和水平时钟信号HCK，以生成移位时钟信号SCK1、SCK4、SCK7和SCK10以及采样信号PCK1、PCK4、PCK7、PCK10、…、PCK3070。移位时钟信号SCK1、SCK4、SCK7和SCK10对与D/A转换器23-1、23-2、23-3；23-4、23-5、23-6；23-7、23-8、23-9；以及23-10、23-11、23-12连接的移位寄存器22-1、22-2、22-3；22-4、22-5、22-6；22-7、22-8、22-9；以及22-10、22-11、22-12进行移位。将采样信号PCK1、PCK4、PCK7、PCK10、…、PCK3070提供给采样/保持电路24-1、24-2、24-3；24-4、24-5、24-6；24-7、24-8、24-9；24-10、24-11、24-12；…；24-3070、24-3071、24-3072。采样/保持电路24-1、24-2、…、24-3072的输出信号由被输出使能信号OE使能的输出缓冲器25-1、25-2、…、25-3072输出到数据线DL1、DL2、…、DL3072。
在图2中，D/A转换器的数目例如是12(＝4×3)，这远远小于数据线的数目，因此可以减小数据线驱动器2的尺寸。
图3是用于解释图2的数据线驱动器2的操作的时序图，其中，四个像素(即，十二个点，例如D1至D3、D4至D6、D7至D9以及D10至D12)各自经历A/D转换，因此在每个水平扫描周期内执行了256(＝1024/4)次A/D转换，以获得3072个模拟视频信号，通过输出使能信号OE将这些模拟视频信号同时发送到数据线DL1、DL2、…、DL3072。因为数字视频信号是通过移位寄存器22-1、22-2、…、22-12提供的，所以与数字视频信号相比，模拟视频信号延迟了一个水平扫描周期。
图4也是图3的时序图中详细的局部时序图，其中，移位时钟信号SCK1、SCK2、SCK3和SCK4的周期是水平时钟信号HCK的四倍，并且它们的相位被移位了水平时钟信号HCK的一个周期。结果，移位寄存器22-1、22-2、…、22-12读取每四个像素(十二个点)，并且从其输出R1、R2、…、R12将这些像素输出到D/A转换器23-1、23-2、…、23-12。采样/保持电路24-1、24-2、…、24-3072中的采样信号PCK1、PCK4、PCK7、PCK10、…、PCK3070对D/A转换器23-1、23-2、…、23-12的模拟信号进行采样。最终，通过输出使能信号OE将采样/保持电路24-1、24-2、…、24-3072的模拟信号同时输出。
在图1至4中，因为由采样信号PCK1、PCK4、PCK7、PCK10、…、PCK3070定义的采样周期可以是水平时钟信号HCK周期的四倍，所以可以减小采样/保持电路24-1、24-2、…、24-3072的偏移电压，这种偏移电压将不会恶化显示质量。
图5图示了第二现有LCD装置，其中图1的数据线驱动器2由级联数据线驱动器段2-1、2-2、…、2-8(其中每一个驱动384条数据线)代替，并且图1的扫描线驱动器3由级联扫描线驱动器段3-1、3-2、3-3和3-4(其中每一个驱动192条扫描线)代替。
在图5中，数据线驱动器段2-1、2-2、…、2-8以级联连接方法布置，以与水平时钟信号HCK相同步地将水平开始信号HST传送通过此处。在这种情形中，如果从数据线驱动器段2-1输出的水平开始信号由HST1表示，将水平开始信号HST1提供给数据线驱动器段2-2。此外，如果从数据线驱动器段2-2输出的水平开始信号由HST2表示，将水平开始信号HST2提供给数据线驱动器段2-3。另外，如果从数据线驱动器段2-7输出的水平开始信号由HST7表示，将水平开始信号HST7提供给数据线驱动器段2-8。
类似地，在图5中，扫描线驱动器段3-1、3-2、3-3和3-4以级联连接方法布置，以与垂直时钟信号VCK相同步地将垂直开始信号VST传送通过此处。在这种情形中，如果从扫描线驱动器段3-1输出的垂直开始信号由VST1表示，将垂直开始信号VST1提供给扫描线驱动器段3-2。此外，如果从扫描线驱动器段3-2输出的垂直开始信号由VST2表示，将垂直开始信号VST2提供给扫描线驱动器段3-3。另外，如果从扫描线驱动器段3-3输出的垂直开始信号由VST3表示，将垂直开始信号VST3提供给扫描线驱动器段3-4。
如果将图2的数据线驱动器的配置用于图5中的每个数据线驱动器段2-1、2-2、…、2-8，则图6示出了数据线驱动器段2-1、2-2、…、2-8的操作。也就是说，如图6所示，在T/8内对数字视频数据D1～D384执行D/A转换，其中T是视频信号周期。此外，在T/8内对数字视频数据D385～D768执行D/A转换。另外，在T/8内对数字视频数据D2689～D3072执行D/A转换。因此，当级联数据线驱动器段的数目增加时，需要减小与D/A转换周期相对应的采样周期，即，与D/A转换周期相对应的采样周期需要是水平时钟信号HCK周期的三倍或更小，因此采样周期没有那么长。
图7是图示了根据本发明的数据线驱动器的第一实施例的一个数据线驱动器段的电路框图，其中该数据线驱动器段用于图5的数据线段之一2-i。
在图7中，数据线驱动器段2-i由移位寄存器电路(转移部分)SR1、锁存电路(数字信号存储部分)LA1、移位寄存器电路(转移部分)SR2、锁存电路(数字信号存储部分)LA2、锁存电路(数字信号存储部分)LA3、D/A转换器电路DAC、放大器电路AMP、移位寄存器电路(转移部分)SR3、采样/保持电路(模拟信号存储部分)S/H以及输出缓冲器OB构成。
移位寄存器电路SR1、锁存电路LA1、移位寄存器电路SR2、锁存电路LA2以及锁存电路LA3组成数字信号接收/保持部分，并且移位寄存器电路SR3、采样/保持电路S/H以及输出缓冲器OB组成模拟信号接收/保持部分。
图8是图7的数据线驱动器段2-i的详细电路图，并且图9是用于解释图7的数据线驱动器的操作的时序图。
接下来参考图8和9详细解释图7的数据线驱动器段2-i的每个元件。
移位寄存器电路SR1与来自控制器(例如，图5的控制器4)的水平时钟信号HCK相同步地将来自控制器的水平开始信号HSTin移位，以生成锁存信号S1-1、S1-2、…、S1-382，并且如果存在下一级数据线驱动器的话，还生成下一级数据线驱动器的水平开始信号HSTout。也就是说，如图8所示，移位寄存器电路SR1由128个移位寄存器SR1-1、SR1-4、…、SR1-382构成。
锁存电路LA1分别与锁存信号S1-1、S1-4、…、S1-382相同步地锁存来自控制器的视频信号(18位)，其中视频信号由红数据(DR)(6位)、绿数据(6位)以及蓝数据(6位)组成。也就是说，如图8所示，锁存电路LA1由384个锁存器LA1-1、LA1-2、…、LA1-384构成。
锁存电路LA2与来自控制器的选通信号STB相同步地锁存由锁存电路LA1锁存的数字视频信号DR、DG和DB。
另一方面，移位寄存器电路SR2与时钟信号SCK(其速率比水平时钟信号HCK的速率小八倍)相同步地将来自控制器的开始信号SMPST移位，以生成锁存信号S2-1、S2-4、…、S2-382。时钟信号SCK也是从控制器生成的。也就是说，如图8所示，移位寄存器电路SR2由128个移位寄存器SR2-1、SR2-4、…、SR2-382构成。
结果，与锁存信号S2-1、S2-4、…、S2-382相同步地读取三个数据DR、DG和DB(6位×3)，并且与时钟信号SCK相同步地将它们锁存在锁存电路LA3中。也就是说，如图8所示，锁存电路LA3由三个锁存器LA3-R、LA3-G和LA3-B构成。
锁存电路LA1、LA2和LA3在一个水平扫描周期中对两条扫描线的数据执行流水线处理。
如图9所示，在数据线驱动器段2-1中，在一个水平扫描周期(视频信号周期)中，顺序将数据D1至D384(6位)锁存在锁存电路LA3中。类似地，在数据线驱动器段2-2中，在同一水平扫描周期(视频信号周期)中，顺序将数据D385至D768(6位)锁存在锁存电路LA3中。
另外，在图7中，锁存电路LA3中锁存的三个数据DR、DG和DB(6位×3)在D/A转换器DAC中经历D/A转换，以生成三个模拟视频信号。也就是说，如图8所示，D/A转换器DAC由D/A转换器元件DAC-R、DAC-G和DAC-B构成。
将三个模拟视频信号提供给放大器电路AMP，以充分增加D/A转换器DAC的速度。也就是说，如图8所示，放大器电路AMP由三个放大器AMP-R、AMP-G和AMP-B构成。
另外，移位寄存器电路SR3与时钟信号SCK相同步地将来自控制器的开始信号SMPST移位。也就是说，如图8所示，移位寄存器电路SR3由移位寄存器SR3-1、SR3-4、…、SR3-382构成。
在采样/保持电路S/H中，与锁存信号S3-1、S3-4、…、S3-382相同步地对三个模拟视频信号顺序采样。也就是说，如图8所示，采样/保持电路S/H由384个采样/保持元件S/H-1、S/H-2、…、S/H-384构成。
将采样/保持电路S/H中的模拟视频数据提供给输出缓冲器OB，输出缓冲器OB将模拟数据提供给数据线DL1、DL2、…、DL384。也就是说，如图8所示，采样/保持电路S/H由384个采样/保持部分S/H-1、S/H-2、…、S/H-384构成。
输出缓冲器OB与输出使能信号OE相同步地将采样/保持电路S/H中的模拟视频数据输出到数据线DL1、DL2、…、DL384(DL385、DL386、…、DL768；DL769、DL770、…、DL1162；…；DL2689、DL2690、…、DL3072)。也就是说，如图8所示，输出缓冲器OB由384个缓冲器OB-1、OB-2、…、OB-384构成。
如果将图7的数据线驱动器段的配置用于图5的每个数据线驱动器段2-1、2-2、…、2-8，则图10示出了数据线驱动器段2-1、2-2、…、2-8的操作，其中两条扫描线的数据经历流水线处理。也就是说，如图10所示，在T内对数字视频数据D1～D384执行D/A转换。此外，在T内对数字视频数据D385～D768执行D/A转换。另外，在T内对数字视频数据D2689～D3072执行D/A转换。因此，即使增加级联数据线驱动器段的数目，也不需要减小与D/A转换周期相对应的采样周期，即，与D/A转换周期相对应的采样周期可以是水平时钟信号HCK周期的四倍或更大，因此采样周期可以非常长。
图11是根据本发明的数据线驱动器的第二实施例的一个数据线驱动器段的电路框图，其中该数据线驱动器段也用于图5的数据线段之一2-i。
在图11中，数据线驱动器段2-i被划分为两个具有相同配置的级联子数据线驱动器段2-iL和2-iR。也就是说，子数据线驱动器段2-iL由移位寄存器电路(转移部分)SR1-L、锁存电路(数字信号存储部分)LA1-L、移位寄存器电路(转移部分)SR2-L、锁存电路(数字信号存储部分)LA2-L、锁存电路(数字信号存储部分)LA3-L、D/A转换器电路DAC-L、放大器电路AMP-L、移位寄存器电路(转移部分)SR3-L、采样/保持电路S/H-L以及输出缓冲器OB-L构成。类似地，子数据线驱动器段2-iR由移位寄存器电路(转移部分)SR1-R、锁存电路(数字信号存储部分)LA1-R、移位寄存器电路(转移部分)SR2-R、锁存电路(数字信号存储部分)LA2-R、锁存电路(数字信号存储部分)LA3-R、D/A转换器电路DAC-R、放大器电路AMP-R、移位寄存器电路(转移部分)SR3-R、采样/保持电路S/H-R以及输出缓冲器OB-R构成。
移位寄存器电路SR1-L(SR1-R)、锁存电路LA1-L(LA1-R)、移位寄存器电路SR2-L(SR2-R)、锁存电路LA2-L(LA2-R)以及锁存电路LA3-L(LA3-R)组成数字信号接收/保持部分，并且移位寄存器电路SR3-L(SR3-R)、采样/保持电路S/H-L(S/H-R)以及输出缓冲器OB-L(OB-R)组成模拟信号接收/保持部分。
图12是图11的数据线驱动器段2-i的详细电路图，并且图13是用于解释图11的数据线驱动器2-i以及其他数据线驱动器段的操作的时序图。
接下来参考图12和13详细解释图11的数据线驱动器段2-i的每个元件。
移位寄存器电路SR1-L与来自控制器的水平时钟信号HCK相同步地将来自控制器的水平开始信号HSTin移位，以生成锁存信号S1-1、S1-4、…、S1-190。也就是说，如图12所示，移位寄存器电路SR1-L由128个移位寄存器SR1-1、SR1-4、…、SR1-190构成。类似地，移位寄存器电路SR1-R生成锁存信号S1-193、S1-196、…、S1-382(未示出)，并且如果存在下一级数据线驱动器段的话，还生成下一级数据线驱动器段的水平开始信号HSTout。
锁存电路LA1-L与锁存信号S1-1、S1-4、…、S1-190相同步地锁存来自控制器的视频信号(18位)，其中视频信号由红数据(DR)(6位)、绿数据(6位)以及蓝数据(6位)组成。也就是说，如图12所示，锁存电路LA1-L由192个锁存器LA1-1、LA1-2、…、LA1-192构成。类似地，锁存电路LA1-R由192个锁存器LA1-193、LA1-194、…、LA1-384(未示出)构成。
锁存电路LA2-L与来自控制器的选通信号STB相同步地锁存由锁存电路LA1-L锁存的数字视频信号DR、DG和DB。类似地，锁存电路LA2-R与来自控制器的选通信号STB相同步地锁存由锁存电路LA1-R锁存的数字视频信号DR、DG和DB。
另一方面，移位寄存器电路SR2-L与时钟信号SCK(其速率比水平时钟信号HCK的速率小十六倍)相同步地将来自控制器的开始信号SMPST移位，以生成锁存信号S2-1、S2-4、…、S2-190。时钟信号SCK也是从控制器生成的。也就是说，如图12所示，移位寄存器电路SR2-L由64个移位寄存器SR2-1、SR2-4、…、SR2-190构成。类似地，移位寄存器电路SR2-R由64个移位寄存器SR2-193、SR2-196、…、SR2-382(未示出)构成。
结果，与锁存信号S2-1、S2-4、…、S2-382相同步地读取三个数据DR、DG和DB(6位×3)，并且与时钟信号SCK相同步地将它们锁存在锁存电路LA3-L和LA3-R中。也就是说，如图12所示，锁存电路LA3-L由三个锁存器LA3-L-R、LA3-L-G和LA3-L-B构成。类似地，锁存电路LA3-R由三个锁存器LA3-R-R、LA3-R-G和LA3-R-B(未示出)构成。
锁存电路LA1-L、LA1-R、LA2-L、LA2-R、LA3-L和LA3-R对两条扫描线的数据执行流水线处理。
如图13所示，在子数据线驱动器段2-1L中，在一个水平扫描周期(视频信号周期)中，顺序将数据D1至D192(6位)锁存在锁存电路LA3-L中。此外，在子数据线驱动器段2-1R中，在一个水平扫描周期(视频信号周期)中，顺序将数据D193至D267(6位)锁存在锁存电路LA3-R中。类似地，在子数据线驱动器段2-2L中，在同一水平扫描周期(视频信号周期)中，顺序将数据D385至D576(6位)锁存在锁存电路LA3-L中。此外，在子数据线驱动器段2-2R中，在同一水平扫描周期(视频信号周期)中，顺序将数据D577至D747(6位)锁存在锁存电路LA3-R中。
另外，在图11中，锁存电路LA3-L和LA3-R中锁存的三个数据DR、DG和DB(6位×3)在D/A转换器DAC-L和DAC-R中经历D/A转换，以生成三个模拟视频信号。也就是说，如图12所示，D/A转换器DAC-L由D/A转换器元件DAC-L-R、DAC-L-G和DAC-L-B构成。类似地，D/A转换器DAC-R由D/A转换器元件DAC-R-R、DAC-R-G和DAC-R-B(未示出)构成。
将三个模拟视频信号提供给放大器电路AMP-L和AMP-R，以充分增加放大器电路AMP-L和AMP-R的速度。也就是说，如图12所示，放大器电路AMP-L由三个放大器AMP-L-R、AMP-L-G和AMP-L-B构成。类似地，放大器电路AMP-R由三个放大器AMP-R-R、AMP-R-G和AMP-R-B(未示出)构成。
另外，移位寄存器电路SR3-L和SR3-R与时钟信号SCK相同步地将来自控制器的开始信号SMPST移位。也就是说，如图12所示，移位寄存器电路SR3-L由移位寄存器SR3-1、SR3-4、…、SR3-190构成。类似地，移位寄存器电路SR3-R由移位寄存器SR3-193、SR3-196、…、SR3-382(未示出)构成。
在采样/保持电路S/H-L和S/H-R中，与锁存信号S3-1、S3-4、…、S3-382相同步地对三个模拟视频信号顺序采样。也就是说，如图12所示，采样/保持电路S/H-L由192个采样/保持元件S/H-1、S/H-2、…、S/H-192构成。类似地，采样/保持电路S/H-R由192个采样/保持元件S/H-193、S/H-194、…、S/H-384(未示出)构成。
将采样/保持电路S/H-L和S/H-R中的模拟视频数据提供给输出缓冲器OB-L和OB-R，输出缓冲器OB-L和OB-R将模拟数据提供给数据线DL1、DL2、…、DL384。也就是说，如图12所示，采样/保持电路S/H-L由192个采样/保持部分S/H-1、S/H-2、…、S/H-192构成。类似地，采样/保持电路S/H-R由192个采样/保持元件S/H-193、S/H-194、…、S/H-384(未示出)构成。
输出缓冲器OB-L和OB-R与输出使能信号OE相同步地将采样/保持电路S/H-L和S/H-R中的模拟视频数据输出到数据线DL1、DL2、…、DL384(DL385、DL386、…、DL768；DL769、DL770、…、DL1162；…；DL2689、DL2690、…、DL3072)。也就是说，如图12所示，输出缓冲器OB-L由192个缓冲器OB-1、OB-2、…、OB-192构成。类似地，输出缓冲器OB-R由192个缓冲器OB-193、OB-194、…、OB-384(未示出)构成。
如果将图11的数据线驱动器段的配置用于图5的每个数据线驱动器段2-1、2-2、…、2-8，则图14示出了数据线驱动器段2-1、2-2、…、2-8的操作，其中两条扫描线的数据经历流水线处理。也就是说，如图14所示，在T内对数字视频数据D1～D192执行D/A转换。此外，在T内对数字视频数据D193～D384执行D/A转换。另外，在T内对数字视频数据D2881～D3072执行D/A转换。因此，即使增加级联数据线驱动器段的数目，也不需要减小与D/A转换周期相对应的采样周期，即，与D/A转换周期相对应的采样周期可以是水平时钟信号HCK周期的四倍或更大，因此采样周期可以更长。
图15是根据本发明的数据线驱动器的第三实施例的一个数据线驱动器段的电路框图，其中该数据线驱动器段也用于图5的数据线段之一2-i。
在图15中，数据线驱动器段2-i被划分为四个具有相同配置的级联数据线驱动器段2-iL1、2-iR1、2-iL2和2-iR2。也就是说，子数据线驱动器段2-iL1由移位寄存器电路(转移部分)SR1-L1、锁存电路(数字信号存储部分)LA1-L1、移位寄存器电路(转移部分)SR2-L1、锁存电路(数字信号存储部分)LA2-L1、锁存电路(数字信号存储部分)LA3-L1、D/A转换器电路DAC-L1、放大器电路AMP-L1、移位寄存器电路(转移部分)SR3-L1、采样/保持电路S/H-L1以及输出缓冲器OB-L1构成。类似地，子数据线驱动器段2-iR1由移位寄存器电路(转移部分)SR1-R1、锁存电路(数字信号存储部分)LA1-R1、移位寄存器电路(转移部分)SR2-R1、锁存电路(数字信号存储部分)LA2-R1、锁存电路(数字信号存储部分)LA3-R1、D/A转换器电路DAC-R1、放大器电路AMP-R1、移位寄存器电路(转移部分)SR3-R1、采样/保持电路S/H-R1以及输出缓冲器OB-R1构成。此外，子数据线驱动器段2-iL2由移位寄存器电路(转移部分)SR1-L2、锁存电路(数字信号存储部分)LA1-L2、移位寄存器电路(转移部分)SR2-L2、锁存电路(数字信号存储部分)LA2-L2、锁存电路(数字信号存储部分)LA3-L2、D/A转换器电路DAC-L2、放大器电路AMP-L2、移位寄存器电路(转移部分)SR3-L2、采样/保持电路S/H-L2以及输出缓冲器OB-L2构成。类似地，子数据线驱动器段2-iR2由移位寄存器电路(转移部分)SR1-R2、锁存电路(数字信号存储部分)LA1-R2、移位寄存器电路(转移部分)SR2-R2、锁存电路(数字信号存储部分)LA2-R2、锁存电路(数字信号存储部分)LA3-R2、D/A转换器电路DAC-R2、放大器电路AMP-R2、移位寄存器电路(转移部分)SR3-R2、采样/保持电路S/H-R2以及输出缓冲器OB-R2构成。
移位寄存器电路SR1-L1(SR1-R1、SR1-L2、SR1-R2)、锁存电路LA1-L1(LA1-R1、LA1-L2、LA1-R2)、移位寄存器电路SR2-L1(SR2-R1、SR2-L2、SR2-R2)、锁存电路LA2-L1(LA2-R1、LA2-L2、LA2-R2)以及锁存电路LA3-L1(LA3-R1、LA3-L2、LA3-R2)组成数字信号接收/保持部分，并且移位寄存器电路SR3-L1(SR3-R1、SR3-L2、SR3-R2)、采样/保持电路S/H-L1(S/H-R1、S/H-L2、S/H-R2)以及输出缓冲器OB-L1(OB-R1、OB-L2、OB-R2)组成模拟信号接收/保持部分。
图16是图15的数据线驱动器段2-i的详细电路图，并且图17是用于解释图15的数据线驱动器2-i以及其他数据线驱动器段的操作的时序图。
接下来参考图16和17详细解释图15的数据线驱动器段2-i的每个元件。
移位寄存器电路SR1-L1与来自控制器(例如，图5的控制器4)的水平时钟信号HCK相同步地将来自控制器的水平开始信号HSTin移位，以生成锁存信号S1-1、S1-4、…、S1-94。也就是说，如图16所示，移位寄存器电路SR1-L1由64个移位寄存器SR1-1、SR1-4、…、SR1-94构成。类似地，移位寄存器电路SR1-R1生成锁存信号S1-97、S1-100、…、S1-190(未示出)。此外，类似地，移位寄存器电路SR1-L2生成锁存信号S1-193、S1-196、…、S1-286。类似地，移位寄存器电路SR1-R2生成锁存信号S1-289、S1-292、…、S1-382(未示出)，并且如果存在下一级数据线驱动器段的话，还生成下一级数据线驱动器段的水平开始信号HSTout。
锁存电路LA1-L1与锁存信号S1-1、S1-4、…、S1-94相同步地锁存来自控制器的视频信号(18位)，其中视频信号由红数据(DR)(6位)、绿数据(6位)以及蓝数据(6位)组成。也就是说，如图16所示，锁存电路LA1-L1由96个锁存器LA1-1、LA1-2、…、LA1-96构成。类似地，锁存电路LA1-R1由96个锁存器LA1-97、LA1-98、…、LA1-192(未示出)构成。此外，锁存电路LA1-L2由96个锁存器LA1-193、LA1-194、…、LA1-288(未示出)构成。类似地，锁存电路LA1-R2由96个锁存器LA1-289、LA1-290、…、LA1-384(未示出)构成。
锁存电路LA2-L1与来自控制器的选通信号STB相同步地锁存由锁存电路LA1-L1锁存的数字视频信号DR、DG和DB。类似地，锁存电路LA2-R1与来自控制器的选通信号STB相同步地锁存由锁存电路LA1-R1锁存的数字视频信号DR、DG和DB。此外，锁存电路LA2-L2与来自控制器的选通信号STB相同步地锁存由锁存电路LA1-L2锁存的数字视频信号DR、DG和DB。类似地，锁存电路LA2-R2与来自控制器的选通信号STB相同步地锁存由锁存电路LA1-R2锁存的数字视频信号DR、DG和DB。
另一方面，移位寄存器电路SR2-L1与时钟信号SCK(其速率比水平时钟信号HCK的速率小三十二倍)相同步地将来自控制器的开始信号SMPST移位，以生成锁存信号S2-1、S2-4、…、S2-96。时钟信号SCK也是从控制器生成的。也就是说，如图16所示，移位寄存器电路SR2-L1由32个移位寄存器SR2-1、SR2-4、…、SR2-94构成。类似地，移位寄存器电路SR2-R1由32个移位寄存器SR2-97、SR2-100、…、SR2-190(未示出)构成。此外，移位寄存器电路SR2-L2由32个移位寄存器SR2-193、SR2-196、…、SR2-286构成。另外，移位寄存器电路SR2-R2由32个移位寄存器SR2-289、SR2-292、…、SR2-382(未示出)构成。
结果，与锁存信号S2-1、S2-4、…、S2-382相同步地读取三个数据DR、DG和DB(6位×3)，并且与时钟信号SCK相同步地将它们锁存在锁存电路LA3-L1、LA3-R1、LA3-L2和LA3-R2中。也就是说，如图16所示，锁存电路LA3-L1由三个锁存器LA3-L1-R、LA3-L1-G和LA3-L1-B构成。类似地，锁存电路LA3-R1由三个锁存器LA3-R1-R、LA3-R1-G和LA3-R1-B(未示出)构成。此外，锁存电路LA3-L2由三个锁存器LA3-L2-R、LA3-L2-G和LA3-L2-B构成。另外，锁存电路LA3-R2由三个锁存器LA3-R2-R、LA3-R2-G和LA3-R2-B(未示出)构成。
如图17所示，在子数据线驱动器段2-1L1中，在一个水平扫描周期(视频信号周期)中，顺序将数据D1至D96(6位)锁存在锁存电路LA3-L1中。此外，在子数据线驱动器段2-1R1中，在一个水平扫描周期(视频信号周期)中，顺序将数据D97至D192(6位)锁存在锁存电路LA3-R1中。类似地，在子数据线驱动器段2-1L2中，在同一水平扫描周期(视频信号周期)中，顺序将数据D193至D288(6位)锁存在锁存电路LA3-L2中。此外，在子数据线驱动器段2-1R2中，在同一水平扫描周期(视频信号周期)中，顺序将数据D289至D384(6位)锁存在锁存电路LA3-R2中。
另外，在图15中，锁存电路LA3-L1、LA3-R1、LA3-L2和LA3-R2中锁存的三个数据DR、DG和DB(6位×3)在D/A转换器DAC-L1、DAC-R1、DAC-L2和DAC-R2中经历D/A转换，以生成三个模拟视频信号。也就是说，如图16所示，D/A转换器DAC-L1由D/A转换器元件DAC-L1-R、DAC-L1-G和DAC-L1-B构成。类似地，D/A转换器DAC-R1由D/A转换器元件DAC-R1-R、DAC-R1-G和DAC-R1-B(未示出)构成。此外，D/A转换器DAC-L2由D/A转换器元件DAC-L2-R、DAC-L2-G和DAC-L2-B构成。另外，D/A转换器DAC-R2由D/A转换器元件DAC-R2-R、DAC-R2-G和DAC-R2-B(未示出)构成。
将三个模拟视频信号提供给放大器电路AMP-L1、AMP-R1、AMP-L2和AMP-R2，以充分增加D/A转换器DAC-L1、DAC-R1、DAC-L2和DAC-R2的速度。也就是说，如图16所示，放大器电路AMP-L1由三个放大器AMP-L1-R、AMP-L1-G和AMP-L1-B构成。类似地，放大器电路AMP-R1由三个放大器AMP-R1-R、AMP-R1-G和AMP-R1-B(未示出)构成。此外，放大器电路AMP-L2由三个放大器AMP-L2-R、AMP-L2-G和AMP-L2-B构成。另外，放大器电路AMP-R2由三个放大器AMP-R2-R、AMP-R2-G和AMP-R2-B(未示出)构成。
另外，移位寄存器电路SR3-L1、SR3-R1、SR3-L2和SR3-R2与时钟信号SCK相同步地将来自控制器的开始信号SMPST移位。也就是说，如图16所示，移位寄存器电路SR3-L1由移位寄存器SR3-1、SR3-4、…、SR3-94构成。类似地，移位寄存器电路SR3-R1由移位寄存器SR3-97、SR3-100、…、SR3-190(未示出)构成。此外，移位寄存器电路SR3-L2由移位寄存器SR3-193、SR3-197、…、SR3-286构成。另外，移位寄存器电路SR3-R2由移位寄存器SR3-289、SR3-292、…、SR3-382(未示出)构成。
在采样/保持电路S/H-L1、S/H-R1、S/H-L2和S/H-R2中，与锁存信号S3-1、S3-4、…、S3-382相同步地对三个模拟视频信号顺序采样。也就是说，如图16所示，采样/保持电路S/H-L1由96个采样/保持元件S/H-1、S/H-2、…、S/H-96构成。类似地，采样/保持电路S/H-R1由96个采样/保持元件S/H-97、S/H-98、…、S/H-192(未示出)构成。此外，采样/保持电路S/H-L2由96个采样/保持元件S/H-193、S/H-194、…、S/H-288(未示出)构成。另外，采样/保持电路S/H-R2由96个采样/保持元件S/H-289、S/H-290、…、S/H-384(未示出)构成。
将采样/保持电路S/H-L1、S/H-R1、S/H-L2和S/H-R2中的模拟视频数据提供给输出缓冲器OB-L1、OB-R1、OB-L2和OB-R2，输出缓冲器OB-L1、OB-R1、OB-L2和OB-R2将模拟数据提供给数据线DL1、DL2、…、DL384。也就是说，如图16所示，采样/保持电路S/H-L1由96个采样/保持元件S/H-1、S/H-2、…、S/H-96构成。类似地，采样/保持电路S/H-R1由96个采样/保持元件S/H-97、S/H-98、…、S/H-192(未示出)构成。此外，采样/保持电路S/H-L2由96个采样/保持元件S/H-193、S/H-194、…、S/H-288构成。另外，采样/保持电路S/H-R2由96个采样/保持元件S/H-289、S/H-290、…、S/H-384(未示出)构成。
输出缓冲器OB-L1、OB-R1、OB-L2和OB-R2与输出使能信号OE相同步地将采样/保持电路S/H-L1、S/H-R1、S/H-L2和S/H-R2中采样的模拟视频数据输出到数据线DL1、DL2、…、DL384(DL385、DL386、…、DL768；DL769、DL770、…、DL1162；…；DL2689、DL2690、…、DL3072)。也就是说，如图16所示，输出缓冲器OB-L1由96个缓冲器OB-1、OB-2、…、OB-96构成。类似地，输出缓冲器OB-R1由96个缓冲器OB-97、OB-98、…、OB-192(未示出)构成。此外，输出缓冲器OB-L2由96个缓冲器OB-193、OB-194、…、OB-288(未示出)构成。另外，输出缓冲器OB-R2由96个缓冲器OB-289、OB-290、…、OB-384(未示出)构成。
如果将图15的数据线驱动器段的配置用于图5的每个数据线驱动器段2-1、2-2、…、2-8，则图18示出了数据线驱动器段2-1、2-2、…、2-8的操作，其中两条扫描线的数据经历流水线处理。也就是说，如图18所示，在T内对数字视频数据D1～D96执行D/A转换。此外，在T内对数字视频数据D97～D192执行D/A转换。另外，在T内对数字视频数据D198～D288执行D/A转换。另外，在T内对数字视频数据D289～D384执行D/A转换。另外，在T内对数字视频数据D2977～D3072执行D/A转换。因此，即使增加级联数据线驱动器段的数目，也不需要减小与D/A转换周期相对应的采样周期，即，与D/A转换周期相对应的采样周期可以是水平时钟信号HCK周期的四倍或更大，因此采样周期可以更长。
虽然上述实施例涉及LCD装置，但是本发明可以应用在其他平板显示装置中，例如有机EL显示装置。
如上所述，级联数据线驱动器段的数目越多，采样周期越长。此外，当每个数据线驱动器段进一步划分为多个具有相同配置的级联子段时，可以进一步增加采样周期。
权利要求
1.一种用于驱动显示装置的N(N＝2，3，…)条数据线的数据线驱动器，包括级联的M(M＝2，3，…)个数据线驱动器段，每个所述数据线驱动器段包括数字信号接收和保持部分，适于与第一时钟信号相同步地接收并保持N/M个数字视频信号；数字/模拟转换器，适于与第二时钟信号相同步地对所述N/M个数字视频信号执行数字/模拟转换以生成N/M个模拟视频信号，其中所述第二时钟信号的速率小于所述第一时钟信号的速率；和模拟视频信号接收和保持部分，适于接收并保持所述N/M个模拟视频信号。
2.如权利要求1所述的数据线驱动器，其中所述数字信号接收和保持部分包括第一转移电路，适于与所述第一时钟信号相同步地将第一开始信号移位以生成第一锁存信号；第一数字信号存储电路，适于与所述第一锁存信号相同步地锁存所述数字视频信号；第二数字信号存储电路，适于与选通信号相同步地锁存所述第一数字信号存储电路中所有的所述数字视频信号；和第三数字信号存储电路，适于与所述第二时钟信号相同步地顺序锁存所述第二数字信号存储电路中锁存的所述数字视频信号的各个部分。
3.如权利要求2所述的数据线驱动器，其中所述数字信号接收和保持部分还包括第二转移电路，其适于与所述第二时钟信号相同步地移位第二开始信号以生成第二锁存信号，从而所述数字视频信号中的所述部分与所述第二锁存信号相同步地顺序从所述第二数字信号存储电路转移到所述第三数字信号存储电路。
4.如权利要求1所述的数据线驱动器，其中所述模拟信号接收和保持部分包括采样/保持电路，适于与所述第二时钟信号相同步地采样并保持所述数字/模拟转换器的所述模拟视频信号；和输出缓冲器，适于与输出使能信号相同步地输出所述采样/保持电路的所述模拟视频信号。
5.如权利要求4所述的数据线驱动器，其中所述模拟信号接收和保持部分还包括第三转移电路，其适于与所述第二时钟信号相同步地移位第三开始信号以生成第三锁存信号，从而所述采样/保持电路与所述第三锁存信号相同步地对所述数字/模拟转换器的所述模拟视频信号进行采样。
6.如权利要求1所述的数据线驱动器，其中每个所述数据线驱动器段还包括放大器电路，其适于放大所述模拟视频信号。
7.一种用于驱动显示装置的N(N＝2，3，…)条数据线的数据线驱动器，包括级联的M(M＝2，3，…)个数据线驱动器段，每个所述数据线驱动器段进一步包括级联的L(L＝2，3，…)个子数据线驱动器段，每个所述子数据线驱动器段包括数字信号接收和保持部分，适于与第一时钟信号相同步地接收并保持N/(M·L)个数字视频信号；数字/模拟转换器，适于与第二时钟信号相同步地对所述N/(M·L)个数字视频信号执行数字/模拟转换以生成N/(M·L)个模拟视频信号，其中所述第二时钟信号的速率小于所述第一时钟信号的速率；和模拟视频信号接收和保持部分，适于接收并保持所述N/(M·L)个模拟视频信号。
8.如权利要求7所述的数据线驱动器，其中所述数字信号接收和保持部分包括第一转移电路，适于与所述第一时钟信号相同步地将第一开始信号移位以生成第一锁存信号；第一数字信号存储电路，适于与所述第一锁存信号相同步地锁存所述数字视频信号；第二数字信号存储电路，适于与选通信号相同步地锁存所述第一数字信号存储电路中所有的所述数字视频信号；和第三数字信号存储电路，适于与所述第二时钟信号相同步地顺序锁存所述第二数字信号存储电路中锁存的所述数字视频信号的各个部分。
9.如权利要求8所述的数据线驱动器，其中所述数字信号接收和保持部分还包括第二转移电路，其适于与所述第二时钟信号相同步地移位第二开始信号以生成第二锁存信号，从而所述数字视频信号中的所述部分与所述第二锁存信号相同步地顺序从所述第二数字信号存储电路转移到所述第三数字信号存储电路。
10.如权利要求7所述的数据线驱动器，其中所述模拟信号接收和保持部分包括采样/保持电路，适于与所述第二时钟信号相同步地采样并保持所述数字/模拟转换器的所述模拟视频信号；和输出缓冲器，适于与输出使能信号相同步地输出所述采样/保持电路的所述模拟视频信号。
11.如权利要求10所述的数据线驱动器，其中所述模拟信号接收和保持部分还包括第三转移电路，其适于与所述第二时钟信号相同步地移位第三开始信号以生成第三锁存信号，从而所述采样/保持电路与所述第三锁存信号相同步地对所述数字/模拟转换器的所述模拟视频信号进行采样。
12.如权利要求7所述的数据线驱动器，其中每个所述数据线驱动器段还包括放大器电路，其适于放大所述模拟视频信号。
13.一种用于驱动包括级联的M(M＝2，3，…)个数据线驱动器段的数据线驱动器的方法，其中所述数据线驱动器用于驱动显示装置的N(N＝2，3，…)条数据线，所述方法包括由每个所述数据线驱动器段与第一时钟信号相同步地接收并保持N/M个数字视频信号；由每个所述数据线驱动器段与第二时钟信号相同步地对所述N/M个数字视频信号执行数字/模拟转换，以生成N/M个模拟视频信号，其中所述第二时钟信号的速率小于所述第一时钟信号的速率；以及由每个所述数据线驱动器段接收并保持所述N/M个模拟视频信号。
14.一种用于驱动包括级联的M(M＝2，3，…)个数据线驱动器段的数据线驱动器的方法，其中所述数据线驱动器用于驱动显示装置的N(N＝2，3，…)条数据线，每个所述数据线驱动器段进一步包括级联的L(L＝2，3，…)个子数据线驱动器段，所述方法包括由每个所述子数据线驱动器段与第一时钟信号相同步地接收并保持N/(M·L)个数字视频信号；由每个所述子数据线驱动器段与第二时钟信号相同步地对所述N/(M·L)个数字视频信号执行数字/模拟转换，以生成N/(M·L)个模拟视频信号，其中所述第二时钟信号的速率小于所述第一时钟信号的速率；以及由每个所述子数据线驱动器段接收并保持所述N/(M·L)个模拟视频信号。
全文摘要
在包括级联的M(M＝2，3，…)个数据线驱动器段用于驱动显示装置的N(N＝2，3，…)条数据线的数据线驱动器中，每个数据线驱动器段由如下部分构成数字信号接收和保持部分，适于与第一时钟信号相同步地接收并保持N/M个数字视频信号；数字/模拟转换器，适于与第二时钟信号相同步地对所述N/M个数字视频信号执行数字/模拟转换以生成N/M个模拟视频信号，其中所述第二时钟信号的速率小于所述第一时钟信号的速率；和模拟信号接收和保持部分，适于接收并保持所述N/M个模拟视频信号。
文档编号G09G3/36GK1801270SQ200610051
公开日2006年7月12日 申请日期2006年1月5日 优先权日2005年1月5日
发明者南忠生 申请人:恩益禧电子股份有限公司