等离子体处理系统中优化基片蚀刻的方法

专利名称：等离子体处理系统中优化基片蚀刻的方法
技术领域：
本发明大体上涉及基片制造技术，更具体地，涉及在等离子体处理系统中优化基片蚀刻的方法。
背景技术：
在例如半导体基片或玻璃面板等用于平板显示器制造的基片处理中，经常使用等离子体。例如，作为基片处理的一部分，将基片分成多个模片(die，小片)或矩形区域，每个模片或矩形区域都将成为集成电路。接着，通过一系列步骤处理基片，其中有选择地去除(蚀刻工艺)并沉积(沉积工艺)材料，以在其上形成电元件。
在典型的等离子体处理中，在蚀刻前，用硬化感光乳剂薄膜(即，例如光刻胶掩模)涂覆基片。接着，选择性地去除硬化感光乳剂的区域，以使下层的元件暴露。接着，将基片放在被称为卡盘或基座的基片支撑结构上的等离子体处理室中，该基片支撑结构包括单极或双极电极。接着，使适当的蚀刻剂源(etchant source)流入室中，并且进行轰击以形成等离子体来蚀刻基片的暴露区域。
现参照图1，图中示出了等离子体处理系统元件的简化图。通常，一组适当的气体从气体分配系统122通过入口108流进室102。接着可将这些等离子体处理气体相继地电离，以形成等离子体110，以便处理(即，蚀刻或者沉积)基片114(例如，用边缘环(edge ring)115定位在静电卡盘上的半导体基片或者玻璃平板等)的暴露区域。此外，衬里(liner)117在等离子体和等离子体处理室之间提供阻热层，也有助于在基片114上优化等离子体110。
气体分配系统122通常由包括等离子体处理气体(例如，C4F8，C4F6，CHF3，CH2F3，CF4，HBr，CH3F，C2F4，N2，O2，Ar，Xe，He，H2，NH3，SF6，BCl3，Cl2，WF6等)的压缩气体汽缸124a-f组成。用于提供局部排气通风的外壳128可以进一步保护汽缸124a-f。质量流控制器126a-f通常是在半导体工业中用以测量和调节等离子体处理系统的气体质量流的独立装置(包括传感器、控制阀、以及控制与信号处理电子器件)。喷射器109将作为浮质的等离子体处理气体124注入室102。
感应线圈131通过电介质窗口104与等离子体分开，并且通常在等离子体处理气体中感应出随时间变化的电流，以产生等离子体110。该窗口既保护感应线圈免受等离子体110的影响，又可以使产生的RF场透入等离子体处理室。此外，匹配网络132在导线130a-b处与感应线圈131连接，该网络匹配可能还与RF发生器138连接。匹配网络132试图将通常运行于13.56MHz及50ohms的RF发生器138的阻抗与等离子体110的阻抗相匹配。
通常，一些类型的冷却系统连接至卡盘，以实现等离子体被点火时的热平衡。该冷却系统本身通常由通过卡盘中的空腔抽吸冷却剂的冷却器、以及在卡盘和基片之间被抽吸的氦气组成。除了除去生成的热量之外，氦气还可以使冷却系统快速地控制散热。即，连续增加的氦气压力随后也增加了传热速率。大部分等离子体处理系统还由包括运行软件程序的复杂计算机控制。在典型的运行环境中，通常为特定的等离子体处理系统和特殊的配方配置生产处理参数(例如，电压、气体混合量、压力等)。
在称为双镶嵌的普通基片制造方法中，介电层通过填充过孔的导电插塞(plug)电连接。通常，开口形成在介电层中，一般衬有TaN或者TiN阻挡层，然后用使两组导电图样之间的电接触的导电材料(例如，铝(Al)、铜(Cu)等)填充。这样，建立了基片上的两个有源区(例如，源区/漏区)之间的电接触。通常通过化学机械抛光(CMP)去除介电层的表面上的多余的导电材料。接着，沉积一层氮化硅，以覆盖铜。
通常存在三种制造双镶嵌基片的方法先过孔(Via-First)、先沟槽(Trench-First)和自对准(self-align)。在先过孔方法的一个实例中，首先用光刻胶涂覆基片，然后光刻图样化过孔。接着，各向异性蚀刻刻穿表面覆盖(cap)材料，并且向下蚀刻穿过基片的低k层，并且停止于氮化硅阻挡层(barrier)上，刚好在下层金属层的上面。接着，剥去过孔光刻胶层，以及涂覆并光刻图样化沟槽光刻胶。通常，一些光刻胶留在过孔底部，或者过孔可以被有机ARC插塞覆盖，以防止下部过孔在沟槽蚀刻处理中过蚀刻。接着，第二各向异性蚀刻刻穿表面覆盖材料，并将低k材料向下蚀刻至期望的深度。这种蚀刻形成沟槽。然后，剥去光刻胶，并且利用非常软的低能蚀刻使位于过孔底部的氮化硅阻挡层形成开口(open)，这种蚀刻不会使下层的铜溅射进过孔。如上所述，沟槽和过孔被导电材料(例如，铝(Al)、铜(Cu)等)填充，并且通过化学机械抛光(CMP)进行抛光。尽管因为存在未对准的大窗口，先过孔方法已经被广泛用于小尺寸装置，但是它也易遭光刻胶毁坏，以及在过孔上形成冠状的栅栏(fence)。
可选的方法是先沟槽。在双硬掩模方法的一个实例中，用光刻胶涂覆基片，并涂敷沟槽光刻图样。接着，各向异性干蚀刻刻穿表面硬掩模(通常还是SiN、TiN或TaN)，随后除去光刻胶。将另一种光刻胶涂敷到沟槽硬掩模，接着通过光刻图样化过孔。然后，第二各向异性蚀刻刻穿覆盖层(cap layer)，部分向下蚀刻到低k材料。该蚀刻形成了部分过孔。然后，利用硬掩模剥去过孔上面的用于沟槽蚀刻的光刻胶。然后，沟槽蚀刻刻穿覆盖层，并将低k材料部分向下蚀刻至期望的深度。这种蚀刻也清洁了过孔，同时停止在位于过孔底部的最终阻挡层上。接着使用特定蚀刻使底部阻挡层形成开口。然而，为了正确地蚀刻过孔，先沟槽方法也要求近乎于完美的沟槽-过孔的对准。
还有另一种称作自对准的方法。这种方法合并了氧化蚀刻步骤，但要求具有插入的氮化物掩模和蚀刻步骤的两个独立的ILD(层间介电层interlevel dielectric)沉积。下部的(过孔)电介质随着氮化物蚀刻停止而沉积于顶部和底部上。将顶部的氮化物遮蔽并蚀刻以形成过孔硬掩模。这就需要特殊的氮化物蚀刻处理。然后沉积顶部(衬里)的电介质。最终，沟槽掩模与在氮化物中已经被蚀刻的过孔开口对准，并且通过一个蚀刻步骤，在氧化物层中蚀刻沟槽和过孔。然而，自对准方法经常要求较高的氮化物-氧化物蚀刻选择性，并且与先沟槽方法一样，为了正确地蚀刻过孔要求近乎于完美的沟槽-过孔的对准。
为便于讨论，图2A示出光刻步骤之前的层堆叠的理想化的截面图，该层堆叠表示示例性的半导体IC的各层。在以下讨论中，这里讨论各层之间的空间关系所使用的例如“上面”和“下面”等术语可能是，但不总是表示所涉及的各个层之间的直接接触。应当注意的是，在所示层之上、之下、或之间也可存在其它层。此外，不是所有示出的层都必须存在，一些层或所有的层可用其它不同的层来代替。
在层堆叠的底部，示出了包括半导体(例如SiO2)的层208。在层208之上设置有阻挡层204，其通常包括氮化物或碳化物(例如，SiN，SiC等)。双镶嵌基片还包括一组包括M1 209a-b的金属层，该金属层通常包括铝或铜。在阻挡层204之上设置包括低k材料(例如，SiOC等)的中间介电(IMD)层206。在IMD层206上可设置通常包括SiO2的覆盖层203。在覆盖层203之上可设置通常包括TiN、SiN、或TaN的沟槽掩模层202。
图2B示出在进一步添加光刻胶层220和BARC层222之后，图2A的层堆叠的有些理想化的截面图。
图2C示出在通过光刻已经处理了光刻胶层220和BARC层222之后，图2B的层堆叠的有些理想化的截面图。在该实例中，通过一组沟槽214a-b产生光刻胶掩模图样。
图2D示出在等离子体系统中已经处理了沟槽掩模层201，将沟槽214a-b进一步延伸到覆盖层203之后，图2C的层堆叠的截面图。
图2E示出去除光刻胶层220和BARC层222后，图2D的层堆叠的截面图。
图2F示出为了产生第二金属层以及将其连接至第一金属层209a-b的所用过孔而设置的第二光刻胶层216和BARC层218后，图2E的层堆叠的截面图。
图2G示出使光刻胶层形成开口并执行蚀刻以部分蚀刻到IMD层206中以便产生过孔后，图2F的层堆叠的截面图。
图2H示出在剥去光刻胶层216和BARC层218并执行额外的蚀刻处理以将沟槽延伸至期望深度并蚀穿终止在阻挡层204上的过孔后，图2G的层堆叠的截面图。
在图2I中，使用例如CH2F2、CH3F等蚀穿阻挡层204。在图2J中，执行化学机械抛光处理以向下抛光层堆叠直至覆盖层203，并且已经沉积导电材料(例如，铝(Al)、铜(Cu)等)以接触已经存在的M1金属材料。
然而，使用目前的等离子体处理技术可能难以满足基片上的高电路密度(其中亚微米过孔触点和沟槽具有高纵横比)逐步增加的要求。新型低k膜和复合膜堆叠的使用对于电介质蚀刻处理及设备提出了一系列新的挑战。
例如，在这些和其它基片制造方法中，去除光刻胶和BARC(底部抗反光涂层)的处理经常会损坏基片中的低k材料。通常，低k材料包括高密度的碳和氢，这样有助于提高对于电流的机械强度并最小化导线(conductor lines)间的串扰(cross talk)。然而，传统光刻胶剥离处理中使用的氧可能会与光刻胶中的碳发生反应而生成易挥发的CO2气体，进而相当大程度地减少暴露区域中的碳浓度。因为降低碳的浓度可能相当大程度地增加相应的k值，那么光刻胶去除可能不利地增加了RC时间延迟。
此外，暴露于氧气可能会加重过孔边角侵蚀和栅栏(fencing)，也会引起沟槽和过孔尺寸的改变。随着基片生产追求具有非常低的k值(＜2)并因此而具有非常高的碳密度的下一代电介质，这就可能变成更严重的问题。这些材料，除了在CMP(化学机械抛光)处理期间可能出现相当大程度的机械粘合之外，也可能在含有相当大氧气量的处理(例如光刻胶剥离)过程中易受点蚀和严重的尺寸变化的影响。现参照图3A，示出图2中所示的层堆叠的截面图，其中已经出现了栅栏302。现参照图3B，图2中所示的层堆叠的截面图，其中已经出现边角侵蚀304。
由上所述，期望提出一种在等离子体处理系统中优化基片蚀刻的改进方法。

发明内容
在一个实施例中，本发明涉及一种在等离子体处理系统中蚀刻基片的方法。该基片具有半导体层、置于半导体层上的第一阻挡层、置于第一阻挡层上的低k层、置于低k层上的第三硬掩模层；置于第三硬掩模层上的第二硬掩模层、以及置于第二硬掩模层上的第一硬掩模层。该方法包括使用第一蚀刻剂和第二蚀刻剂选择性地蚀刻基片，其中第一蚀刻剂对于第一硬掩模层的第一硬掩模材料、第三硬掩模层的第三硬掩模材料、以及第一阻挡层的第一阻挡层材料具有低选择性，而对于第二硬掩模层的第二硬掩模材料具有高选择性，以及其中第二蚀刻剂对于第一硬掩模层的第一硬掩模材料、第三硬掩模层的第三硬掩模材料、以及第一阻挡层的第一阻挡层材料具有高选择性，并且第一蚀刻剂对于第二硬掩模层的第二硬掩模材料具有低选择性。
下面将结合附图，通过本发明的具体实施方式
更详细地描述本发明的这些和其它特性。


以实例的方式示出本发明，但并不用于限制本发明，在附图中，相同的附图标号表示相同的元件，其中图1示出等离子体处理系统部件的简化图；图2A示出层堆叠的理想化的截面图，表示在光刻步骤之前的示例性半导体IC的各层；图2B示出在添加第一光刻胶层和第一BARC层之后，图2A的层堆叠的有些理想化的截面图；
图2C示出在通过光刻处理了第一光刻胶层和第一BARC层之后，图2B的层堆叠的有些理想化的截面图；图2D示出在处理沟槽掩模层之后，图2C的层堆叠的截面图；图2E示出在去除第一光刻胶层和第一BARC层之后，图2D的层堆叠的截面图；图2F示出在设置第二光刻胶层和第二BARC之后，图2E的层堆叠的截面图；图2G示出在使第二光刻胶层形成开口并对IMD层执行部分蚀刻以产生过孔之后，图2F的层堆叠的截面图；图2H示出在剥离第二光刻胶层和第二BARC层之后，图2G的层堆叠的截面图；图2I示出图2H的层堆叠的截面图，其中阻挡层被蚀刻；图2J示出图2H的层堆叠的截面图，其中已经执行化学机械抛光处理以向下抛光层堆叠直至覆盖层；图3A示出层堆叠的截面图，其中已经出现栅栏；图3B示出层堆叠的截面图，其中已经出现边角侵蚀；图4A示出根据本发明的一个实施例的层堆叠，其中一组包括两种不同阻挡层材料的三个硬掩模沉积在覆盖层上并被图样化；图4B示出根据本发明的一个实施例的图4A的层堆叠，其中使用适当的蚀刻剂蚀刻过孔；
图4C示出根据本发明的一个实施例的图4B的层堆叠，其中使用适当的蚀刻剂去除掩模1；图4D示出根据本发明的一个实施例的图4C的层堆叠，其中使用适当的蚀刻剂去除掩模2；图4E示出根据本发明的一个实施例的图4D的层堆叠，其中已经使用适当的蚀刻剂蚀刻阻挡层；图4F示出根据本发明的一个实施例的图4E的层堆叠，其中使用适当的处理已经将阻挡物添加到沟槽或过孔；图4G示出根据本发明的一个实施例的图4E的层堆叠，其中使用适当的处理已经将沟槽或过孔填充，并且已经将顶部层堆叠抛光；图5A示出根据本发明的一个实施例的简化过程，其中使用一组硬掩模蚀刻基片；以及图5B示出根据本发明的一个实施例的简化过程，其中使用一组硬掩模蚀刻具有第二阻挡层的基片。
具体实施例方式
现在，将参考如附图中所示的本发明的几个优选实施例详细描述本发明。在以下的描述中，为了提供对本发明的透彻理解，将阐述多个具体细节。然而，对本领域的技术人员来说是显而易见的，没有这些具体细节的一些或全部也可实施本发明。在其它情况下，为了避免对本发明造成不必要的混淆，没有详细描述众所周知的处理步骤和/或结构。
如前所述，去除光刻胶和BARC(底部抗反光涂层)经常会损坏基片中的低k材料。例如，通常，双镶嵌基片制造方法要求将光刻胶涂敷于硬掩模上，以通过光刻来图样化下层基片，并且也将低k材料暴露于氧气中。
虽然不希望被理论束缚，但在此发明人相信将一组硬掩模放在低k材料上将会在没有将低k材料暴露于传统光刻胶剥离处理中所使用的氧气的情况下，使过孔或者沟槽被蚀刻。此外，检验该组硬掩模也可以进一步最小化先沟槽和双硬掩模双镶嵌方法中存在的未对准问题。
在一个实施例中，掩模主要由金属材料构成。在另一实施例中，使用一组三个掩模和覆盖层(或共四个掩模)。在另一实施例中，该组掩模由不同的交替掩模材料构成。在另一实施例中，该组多个掩模可以被用于基片制造的双镶嵌方法。
在以下的论述中，在此论述各层之间的空间关系所使用的例如“上面”和“下面”等术语可以是，但不总是表示所涉及的各层之间的直接接触。应当注意的是，在各层之上、之下、或之间也可存在其它层。此外，不是所有示出的层都必须存在，一些层或所有的层可用其它不同的层来代替。
在本发明中，以非显而易见的方式，基片设置有在一组硬掩模和低k电介质材料之间沉积的掩模层或者覆盖层(例如TEOS等)。覆盖层和该组硬掩模还包括一组不同的交替的阻挡层材料，其中可以选择一组蚀刻剂，从而每种单独的蚀刻剂均可以对于特殊类型的阻挡层材料具有低选择性，而对于余下的材料具有高选择性。
例如，蚀刻剂(例如C4F6和C4F8)对于TEOS具有低选择性(因此易于蚀刻)，而对于SiN或者SiC具有高选择性(因此不易于蚀刻)。同样地，诸如CF4、CHF3、CH3F和CH2F2的蚀刻剂对于SiN或者SiC具有低选择性，而对于TEOS具有高选择性。然后，使用传统的光刻方法图样化该组硬掩模，以产生用于过孔或者沟槽的孔。然后，可使用一组适当的蚀刻剂(例如如前所述，基于氟的化学组成)，实现电介质的各向异性蚀刻轮廓。
为了便于论述，图4A-F示出了根据本发明的一个实施例的层堆叠的理想化的截面图，用于表示示例性半导体IC的各层，其中采用如双镶嵌制造方法中所使用的一组硬掩模来产生用于过孔或者沟槽的孔。
图4A示出根据本发明的一个实施例的层堆叠，其中一组包括两种不同的阻挡层材料的三个硬掩模已经沉积在覆盖层上并被图样化。在层堆叠的底部，示出了包括SiO2的层408。在层408上设置置有通常包括氮化物或者碳化物(例如SiN、SiC等)且厚度大约为700的阻挡层404a。双镶嵌基片还包括一组包括M1 409a-b的金属层，该金属层通常包括铝或者铜。在阻挡层404a的上设置有包括低k材料(例如SiOC等)且厚度大约为10000的中间介电(IMD)层406。在IMD层406上可以设置有通常包括TEOS且厚度大约为500的覆盖层403a。在覆盖层403的上，可以设置有已经使用适当的方法被图样化的一组硬掩模。掩模3404b包括SiC或者SiN，并且厚度大约为500。掩模2403b包括TEOS，并且厚度大约为2000。掩模1404c包括SiC或者SiN，并且厚度大约为500。
图4B示出图4A的层堆叠，其中使用合适的蚀刻剂(例如C4F6和C4F8)蚀刻过孔410，该蚀刻剂对于包括掩模2403b和覆盖层403a的TEOS材料具有低选择性，而对于包括掩模1404c和掩模3404b的SiN或者SiC具有高选择性。过孔410的最初轮廓可能因此由掩模3404b的图样来限定。
图4C示出图4B的层堆叠，其中使用适当的蚀刻剂(例如CF4和CHF3)去除包括SiN或者SiC的掩模1404c，该蚀刻剂对于SiN或者SiC具有低选择性，而对于TEOS具有高选择性。此外，去除处理也将沟槽的图样传递到掩模3404b上。因为低k材料406(10000)的厚度远远地大于掩模1404c的厚度(500)，所以由于蚀刻剂的离子轰击仅去除少量的低k材料。
图4D示出图4C的层堆叠，其中使用适当的蚀刻剂(例如C4F6和C4F8)去除包括TEOS的掩模2403b，该蚀刻剂对于包括掩模2403b和覆盖层403a的TEOS具有低选择性，而对于包括掩模3404b和阻挡层404a的SiN或者SiC具有高选择性。因为蚀刻剂的离子轰击，在低k材料406中也可以产生诸如沟槽410和过孔411的终止于阻挡层404a的完整双镶嵌结构。
图4E示出图4D的层堆叠，其中使用适当的蚀刻剂(例如CF4和CHF3)蚀刻阻挡层404a，该蚀刻剂对于SiN或者SiC具有低选择性，而对于TEOS具有高选择性。此外，已经去除了包括SiN或者SiC的大部分掩模3。
图4F示出图4E的层堆叠，其中使用适当的处理(例如等离子体汽相沉积)将TaN或者TiN阻挡层414增添到沟槽或者过孔。
图4G示出图4E的层堆叠，其中沟槽或者过孔已经填充有铜，或其它适当的导体材料，并且使用适当的处理(例如化学机械抛光)对顶层堆叠进行抛光。
参照图5A，描述根据本发明的一个实施例的等离子体处理系统中的简化处理，其中使用一组硬掩模蚀刻基片。首先，在步骤502中，将基片引入等离子体处理系统中，该基片具有半导体层、置于半导体层上的第一阻挡层、置于第一阻挡层上的低k层、置于低k层上的第三硬掩模层、置于第三硬掩模层上的第二硬掩模层、以及置于第二硬掩模层上的第一硬掩模层。然后在步骤504中，使用第一蚀刻剂和第二蚀刻剂选择性地蚀刻基片，其中第一蚀刻剂对于第一硬掩模层的第一硬掩模材料、第三硬掩模层的第三硬掩模材料、以及第一阻挡层的第一阻挡层材料具有低选择性，而对于第二硬掩模层的第二硬掩模材料具有高选择性，并且第二蚀刻剂对于第一硬掩模层的第一硬掩模材料、第三硬掩模层的第三硬掩模材料、以及第一阻挡层的第一阻挡层材料具有高选择性，以及第一蚀刻剂对于第二硬掩模层的第二硬掩模材料具有低选择性，。
下面，参照图5B，描述根据本发明的一个实施例的等离子体处理系统中的简化处理，其中使用一组硬掩模蚀刻基片。首先，在步骤506中，将基片引入等离子体处理系统中，该基片具有半导体层、置于半导体层上的第一阻挡层、置于第一阻挡层上的低k层、置于低k层上的第二阻挡层、置于第二阻挡层上的第三硬掩模层、置于第三硬掩模层上的第二硬掩模层，以及置于第二硬掩模层上的第一硬掩模层。然后，在步骤508中，使用第一蚀刻剂和第二蚀刻剂选择性地蚀刻基片，其中第一蚀刻剂对于第一硬掩模层的第一硬掩模材料、第三硬掩模层的第三硬掩模材料、以及第一阻挡层的第一阻挡层材料具有低选择性，而对于第二硬掩模层的第二硬掩模材料具有高选择性，并且第二蚀刻剂对于第一硬掩模层的第一硬掩模材料、第三硬掩模层的第三硬掩模材料、以及第一阻挡层的第一阻挡层材料具有高选择性，以及第一蚀刻剂对于第二硬掩模层的第二硬掩模材料和第二阻挡层具有低选择性。
尽管根据几个优选实施例描述了本发明，但是存在落入本发明的范围内的各种变化、改变、和等同替换。例如，尽管已经结合LamResearch等离子体处理系统(例如，ExelanTM、ExelanTMHP、ExelanTMHPT、2300TM、VersysTMStar等)描述了本发明，但是也可使用其它等离子体处理系统。本发明还可以用于各种直径(例如，200mm、300mm等)的基片。同样，也可以使用包括除氧气以外的气体的光刻胶等离子蚀刻剂。应该注意的是，存在多种可选方式来实施本发明的方法。
本发明的优势包括在等离子体处理系统中优化基片蚀刻。其它的优势可包括最小化由于暴露到基于氧气的蚀刻剂(oxygen-basedetchants)而产生的光刻胶损坏，最小化基片上的RC延迟、消除双镶嵌制造处理期间的插塞步骤，最小化蚀刻处理期间的沟槽和过孔的刻面及栅栏，以及最小化蚀刻处理期间的沟槽和过孔的未对准。
尽管已经公开了示例性实施例和最佳实施方式，但可对所公开的实施例做出的更改和改变仍然保持在由所附权利要求限定的本发明的主题和精神的范围内。
权利要求
1.一种在等离子体处理系统中蚀刻基片的方法，所述基片具有半导体层、置于所述半导体层上的第一阻挡层、置于所述第一阻挡层上的低k层、置于所述低k层上的第三硬掩模层、置于所述第三硬掩模层上的第二硬掩模层、以及置于所述第二硬掩模层上的第一硬掩模层，包括使用第一蚀刻剂和第二蚀刻剂选择性地蚀刻所述基片，其中所述第一蚀刻剂对于所述第一硬掩模层的第一硬掩模材料、所述第三硬掩模层的第三硬掩模材料、以及所述第一阻挡层的第一阻挡层材料具有低选择性，而对于所述第二硬掩模层的第二硬掩模材料具有高选择性，以及其中所述第二蚀刻剂对于所述第一硬掩模层的第一硬掩模材料、所述第三硬掩模层的所述第三硬掩模材料、以及所述第一阻挡层的所述第一阻挡层材料具有高选择性，以及所述第一蚀刻剂对于所述第二硬掩模层的所述第二硬掩模材料具有低选择性。
2.根据权利要求1所述的方法，其中所述选择性地蚀刻包括使用所述第二蚀刻剂部分地蚀穿所述低k层。
3.根据权利要求2所述的方法，其中所述选择性地蚀刻包括使用所述第二蚀刻剂部分地蚀穿所述第一阻挡层。
4.根据权利要求3所述的方法，其中所述选择性地蚀刻包括基本上去除所述第一硬掩模材料。
5.根据权利要求1所述的方法，还包括将由第二阻挡层材料构成的第二阻挡层置于所述第三硬掩模层与所述低k层之间，而所述第二蚀刻剂对于所述第二阻挡层材料具有低选择性，以及所述第一蚀刻剂对于所述第二阻挡层材料具有高选择性。
6.根据权利要求5所述的方法，其中所述选择性地蚀刻包括使用所述第二蚀刻剂部分地蚀穿所述第二阻挡层。
7.根据权利要求6所述的方法，其中所述第二蚀刻剂基本上同时蚀刻所述第二硬掩模层、所述低k层、以及所述第二阻挡层的至少一部分。
8.根据权利要求1所述的方法，其中，通过用于双镶嵌制造方法的光刻来图样化所述第一硬掩模材料、所述第二硬掩模材料、以及所述第三硬掩模材料。
9.根据权利要求1所述的方法，其中所述第一硬掩模材料是SiN。
10.根据权利要求1所述的方法，其中所述第一硬掩模材料是SiC。
11.根据权利要求1所述的方法，其中所述第二硬掩模材料是TEOS。
12.根据权利要求1所述的方法，其中所述第三硬掩模材料是SiN。
13.根据权利要求1所述的方法，其中所述第三硬掩模材料是SiC。
14.根据权利要求1所述的方法，其中所述第一阻挡层是SiN。
15.根据权利要求1所述的方法，其中所述第一阻挡层是SiC。
16.根据权利要求2所述的方法，其中所述第二阻挡层是TEOS。
17.根据权利要求1所述的方法，其中所述第一蚀刻剂是CF4。
18.根据权利要求1所述的方法，其中所述第一蚀刻剂是CHF3。
19.根据权利要求1所述的方法，其中所述第二蚀刻剂是C4F6。
20.根据权利要求1所述的方法，其中所述第二蚀刻剂是C4F8。
21.一种在等离子体处理系统中蚀刻基片的方法，所述基片具有半导体层、置于所述半导体层上的第一阻挡层、置于所述第一阻挡层上的低k层、置于所述低k层上的第二阻挡层、置于所述第二阻挡层上的第三硬掩模层、置于所述第三硬掩模层上的第二硬掩模层、以及置于所述第二硬掩模层上的第一硬掩模层，包括使用第一蚀刻剂和第二蚀刻剂选择性地蚀刻所述基片，其中所述第一蚀刻剂对于所述第一硬掩模层的第一硬掩模材料、所述第三硬掩模层的第三硬掩模材料、以及所述第一阻挡层的第一阻挡层材料具有低选择性，而对于所述第二硬掩模层的第二硬掩模材料具有高选择性，以及其中所述第二蚀刻剂对于所述第一硬掩模层的所述第一硬掩模材料、所述第三硬掩模层的所述第三硬掩模材料、以及所述第一阻挡层的第一阻挡层材料具有高选择性，并且所述第一蚀刻剂对于所述第二硬掩模层的所述第二硬掩模材料和所述第二阻挡层具有低选择性。
22.根据权利要求21所述的方法，其中所述选择性地蚀刻包括使用所述第二蚀刻剂部分地蚀穿所述低k层。
23.根据权利要求22所述的方法，其中所述选择性地蚀刻包括使用所述第二蚀刻剂部分地蚀穿所述第一阻挡层。
24.根据权利要求23所述的方法，其中所述选择性地蚀刻包括基本上去除所述第一硬掩模材料。
25.根据权利要求21所述的方法，其中所述选择性地蚀刻包括使用所述第二蚀刻剂部分地蚀穿所述第二阻挡层。
26.根据权利要求21所述的方法，其中所述第二蚀刻剂基本上同时蚀刻所述第二硬掩模层、所述低k层、以及所述第二阻挡层的至少一部分。
27.根据权利要求21所述的方法，其中通过用于双镶嵌制造方法的光刻来图样化所述第一硬掩模材料、所述第二硬掩模材料、以及所述第三硬掩模材料。
28.根据权利要求21所述的方法，其中所述第一硬掩模材料是SiN。
29.根据权利要求21所述的方法，其中所述第一硬掩模材料是SiC。
30.根据权利要求21所述的方法，其中所述第二硬掩模材料是TEOS。
31.根据权利要求21所述的方法，其中所述第三硬掩模材料是SiN。
32.根据权利要求21所述的方法，其中所述第三硬掩模材料是SiC。
33.根据权利要求21所述的方法，其中所述第一阻挡层是SiN。
34.根据权利要求21所述的方法，其中所述第一阻挡层是SiC。
35.根据权利要求22所述的方法，其中所述第二阻挡层是TEOS。
36.根据权利要求21所述的方法，其中所述第一蚀刻剂是CF4。
37.根据权利要求21所述的方法，其中所述第一蚀刻剂是CHF3。
38.根据权利要求21所述的方法，其中所述第二蚀刻剂是C4F6。
39.根据权利要求21所述的方法，其中所述第二蚀刻剂是C4F8。
全文摘要
本发明公开了一种在等离子体处理系统中蚀刻基片的方法。该基片具有半导体层、置于半导体层上的第一阻挡层、置于第一阻挡层上的低k层、置于低k层上的第三硬掩模层、置于第三硬掩模层上的第二硬掩模层、以及置于第二硬掩模层上的第一硬掩模层。该方法包括使用第一蚀刻剂和第二蚀刻剂选择性地蚀刻基片，其中第一蚀刻剂对于第一硬掩模层的第一硬掩模材料、第三硬掩模层的第三硬掩模材料、以及第一阻挡层的第一阻挡层材料具有低选择性，而对于第二硬掩模层的第二硬掩模材料具有高选择性；以及第二蚀刻剂对于第一硬掩模层的第一硬掩模材料、第三硬掩模层的第三硬掩模材料，以及第一阻挡层的第一阻挡层材料具有高选择性，以及第一蚀刻剂对于第二硬掩模层的第二硬掩模材料具有低选择性。
文档编号C03C15/00GK1997771SQ200580008542
公开日2007年7月11日 申请日期2005年3月9日 优先权日2004年3月19日
发明者金智洙, 比内特·沃尔沙姆, 严必明, 彼得·K·勒文哈德特 申请人:朗姆研究公司