一种可降低运算放大器功耗的开关电容偏置电路的利记博彩app
【技术领域】
[0001] 本发明属于微电子技术领域，设及一种高性能运算放大器的偏置电路，具体设及 一种可有效降低运算放大器功耗的开关电容偏置电路。
【背景技术】
[0002] 模数转换器作为沟通模拟世界和数字世界的中间桥梁电路，广泛的应用于无线通 信基站、医疗设备、军用雷达和精密制导系统等。随着便携式设备的日益普及，要求模数转 换器具有高速高精度的同时，可获得更低的功耗。然而高性能模数转换器为获得较高的速 度和精度，常常W较大功耗开销为代价。运算放大器作为模数转换器中的核屯、单元和主要 功耗来源，如何降低运放的功耗成为降低整体系统功耗的关键。
[0003] 如图1所示，典型折叠共源共栅运算放大器由尾电流管PM0S管（621)，PM0S管 (622) ，尾电流源PM0S管（623)，尾电流源PM0S管（624)，PM0S管（625)，PM0S管（626)，PM0S管 (627)，PM0S管(628)，NM0S管(601)，NM0S管(602)，尾电流源NM0S管(603)，尾电流源NM0S管 (604)，负载电容(611 )，负载电容(612)构成。为有效降低功耗，传统的做法是在尾电流源 PM0S 管（621)、PM0S 管(623)和 PM0S 管（624)、NM0S 管（603)和 NM0S 管(604)处增加单管开关， 使得运算放大器在不工作的半个周期，即采样周期时，尾电流源管完全关断，电流为零，贝U 运算放大器的平均功耗降减至一半。增加的单管开关包括第一开关管PM0S(401)，第二开关 管PM0S(402)，第Ξ开关管NM0S(403);
[0004] 如图1所示，第一开关管PM0S(401)的栅端接，源端接电源V孤，漏端接PM0S管(621) 的栅端;第二开关管PM0S(402)的栅端接第一时钟信号CK1，源端接电源VDD，漏端接PM0S管 (623) 和PM0S管(624)的栅端。第Ξ开关管醒0S(603)的栅端接第二时钟信号化K2,源端接 地，漏端接NM0S管(604)的栅端。
[0005] 如图2所示，第一时钟信号CK1和第二时钟信号CK2，CK1和CK2是两相不交叠的时 钟。
[0006] 如图1中的开关电路工作原理如下：当CK1为高电平时，CK2为低电平，第一开关管 PM0S(401)，第二开关管PM0S(402)，第Ξ开关管NM0S(403)全部关断，此时运算放大器处于 正常工作状态。反之，当CK1为低电平，CK2为高电平时，运算放大器处于非工作状态，此时第 一开关管PM0S(401)，第二开关管PM0S(402)，第Ξ开关管醒0S(403)全部开启。第一开关管 PM0S(401)迅速将尾电流管PM0S(621)的栅极拉至VDD，PM0S管（621)关闭。同理，尾电流源 PM0S管(623)和PM0S管(624)、尾电流源醒0S管(603)和NM0S管(604)被关闭。在运放非工作 周期，运算放大器电路电流降为零，则运算放大器的平均功耗降减至一半。运类单管开关可 在不工作的半个周期，可直接旁路掉偏置电流，使系统完全关闭，或保留输入级电流，只关 闭输出级电流，方便电路启动，从而大大减小了运算放大器的功耗。
[0007] 运类单管开关存在严重的制约传递速度的问题，传递速率主要由两个因素确定： 开关的导通电阻W及负载电容的大小。通常，为了获得较高的传递速度，需要采用大宽长比 器件W及较小的负载电容值。但更大的输入信号需要匹配较大的导通电阻，产生更大的时 间常数；同时，输出节点处的寄生电容，即运算放大器尾电流管栅端节点的寄生电容值同运 算放大器尾电流管的宽长成正比，较大的尾电流需要较大的尾电流管宽长比，势必导致该 点寄生电容值变大，产生更大的时间常数，限制传递速率。同时，较大的尾电流管还会通过 其栅漏或栅源交叠电容将时钟跳变瞬间产生的多余电荷禪合到负载电容上，使得输出信号 崎变，导致严重的时钟馈通效应。其次，运类单管开关通常只能传递前级提供的偏置电压， 当所需偏置电压不同时，需要更为复杂的偏置电压产生电路才能满足后级偏压的需求，增 大了忍片面积的开销和电路设计难度。
【发明内容】
[0008] 本发明技术解决问题:克服了现有偏置开关存在的问题，提供了一种可降低运算 放大器功耗的开关电容偏置电路，该偏置电路利用电容分压，快速传递输入信号;受时钟馈 通效应干扰小；
[0009] 可产生不同偏置电压，无需复杂的前端偏置产生电路，节约忍片面积;无直流电流 通路，不增加额外功耗。
[0010] 本发明解决的技术方案为：一种可降低运算放大器功耗的开关电容偏置电路，包 括P型电流源管偏置单元SCP和N型电流源管偏置单元SCN。
[0011] P型电流源管偏置单元SCP;所述P型电流源管偏置单元SCP包括第一醒0S管（101)、 第二醒0S管（102)、第SMTOS管（103)、第四醒0S管（104)、第一PM0S管（121)、第二PM0S管 (122)、第SPM0S管（123)、第一电荷存储电容（111)、第二电荷存储电容（112)、第Ξ电荷存 储电容（113)、第一等效寄生电容（131)、第一时钟信号CK1和第Ξ时钟信号CK1N、第二时钟 信号CK2和第四时钟信号CK2N;第一偏置信号VP，第二偏置信号VREF;
[001 ^ 第一 NM0S管（101)的源级连接第一偏置信号VP，第一 NM0S管（101)的栅级连接第一 时钟信号CK1，第一NM0S管（101)的漏级连接第二NM0S管（102)的源级，第一NM0S管（101)的 漏级和第二NM0S管（102)的源级同时连接第一电荷存储电容（111)的上极板，第一电荷存储 电容（111)的下极板连接电源VDD;第二醒0S管（102)的栅级连接第Ξ时钟信号CK1N，第二 醒0S管（102)的漏级和第Ξ电荷存储电容（113)的下极板同时连接输出端VP0UT，第一等效 寄生电容（131)的上级板连接输出端VP0UT，第一等效寄生电容（131)的下级板接地GND;第 Ξ电荷存储电容（113)的上极板连接第SPM0S管（123)的漏级和第四NM0S管（104)的漏级； 第SPM0S管（123)的源级连接电源VDD，第SPM0S管（123)的栅级、第四NM0S管（104)的栅端、 第二PM0S管（122)的栅级连接同时连接时钟输入信号CK2N;第二PM0S管（122)的源级连接第 二偏置信号VREF，第二PM0S管（122)的漏级与第一 PM0S管（121)的漏级共同连接第二电荷存 储电容（112)的上级板;第一 PM0S管（121)的源级连接电源VDD，第一 PM0S管（121)的栅级和 第SNM0S管（103)的栅端共同连接第二时钟信号CK2;第Ξ醒0S管（103)的漏端和第四醒0S 管（104)的源端共同连接第二电荷存储电容(112)的下级板；
[0013]本发明的P型电流源管偏置单元SCP工作过程:采样相时，即第一时钟信号CK1和第 二时钟信号CK2为高电平，第Ξ时钟信号CK1N和第四时钟信号CK2N为低电平：第一醒0S管 (101)、第SNM0S管（103)、第二PM0S管（122)、第SPM0S管（123)导通，第二NM0S管（102)、第 一 PM0S管（121)、第四醒0S管（104)关断。第一偏置信号VP对第一电荷存储电容（111)充电， 第二偏置信号VREF对第二电荷存储电容（112)的上极板充电，第二电荷存储电容（112)的下 极板下拉接地。第Ξ电荷存储电容（113)的上极板上拉至电源VDD，下极板接输出端VPOUT; 第一等效寄生电容（131)下极板接地，上级板接输出端VP0UT;此时输出端VP0UT输出端信号 为vrouTA。
[0014]保持相时，即第一时钟信号CK1和第二时钟信号CK2为低电平，第Ξ时钟信号CK1N 和第四时钟信号CK2N为高电平:第二NM0S管（102)、第一 PM0S管（121)、第四醒0S管（104)导 通，第一NM0S管（101)、第SNM0S管（103)、第二PM0S管（122)、第SPM0S管（123)关断。第一电 荷存储电容（111)上级板积累的电荷共享到第Ξ电荷存储电容（113)的下极板和第一等效 寄生电容（131)上极板上，输出电压VP0UT。第二电荷存储电容（112)的上极板电压从第二偏 置信号VREF跳接电源VDD，第二电荷存储电容（112)下极板电荷与第Ξ电荷存储电容（113) 上极板电荷共享，此时输出端VP0UT输出端信号为VP0UTB。
[001引第一电荷存储电容（111)吸收由第一 NM0S管（101)和第二NM0S管（102)关断时注入 的电荷，在时钟控制顺序下抵消多于的电荷，避免了电荷注入效应。同时，对寄生电容进行 分压，准确输出两组所需的偏置电压VP0UTA和VP0UTB。
[0016] N型电流源管偏置单元SCN;所述N型电流源管偏置单元SCN包括第一醒0S管（201)， 第二NM0S管（202)，第SMTOS管（203)，第一PM0S管（221)，第二PM0S管(222)，第一电荷存储 电容(211)，第二电荷存储电容(212)，第Ξ电荷存储电容(213)，第一等效寄生电容(231)， 第一时钟信号CK1和第Ξ时钟信号CK1N、第二时钟信号CK2和第四时钟信号CK2N;第一偏置 信号VN，第二偏置信号VREF;
[0017] SCN单元中第一醒0S管(201)的源级连接第一偏置信号VN，第一 NM0S管（201)的栅 级连接第一时钟信号CK1，第一醒0S管(201)的漏级连接第二NM0S管(202)的源级，同时连接 第一电荷存储电容(211)的上极板，第一电荷存储电容(2